[發明專利]一種信號升速方法及電路

有效

• 申請號: 202010215017.4
• 申請日: 2020-03-24
• 公開（公告）號: CN111431596B
• 公開（公告）日: 2021-04-02
• 發明（設計）人: 尹項托;龔勝民
• 申請（專利權）人: 中星聯華科技（北京）有限公司
• 主分類號: H04B10/116
• 分類號: H04B10/116;H04L1/00;H04B14/02;G06F13/42
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 沈雅芬

1.一種信號升速方法，其特征在于，包括：

可編程邏輯門陣列FPGA生成多路第一測試信號，將所述多路第一測試信號中每預設數量路的第一測試信號輸入至一個串行器；

各個串行器對預設數量路的第一測試信號進行串行升速處理生成各個串行器對應的高速測試信號；

各個串行器將對應的高速測試信號輸入至第一機械開關，所述第一機械開關輸出所有高速測試信號中的任一高速測試信號；

所述FPGA包括九個高速管腳輸出接口；所述串行器包括兩個四路串行器和一個二路串行器；所述預設數量路為四路；

所述可編程邏輯門陣列FPGA輸出多路第一測試信號，將所述多路第一測試信號中每預設數量路的第一測試信號至一個串行器，包括：

所述FPGA將第一高速管腳輸出接口輸出的第一測試信號輸入至所述第一機械開關；

所述FPGA將除所述第一高速管腳輸出接口外的八個高速管腳輸出接口輸出的八路第一測試信號中，每四路第一測試信號輸入至一個四路串行器；

所述各個串行器對預設數量路的第一測試信號進行串行升速處理生成各個串行器對應的高速測試信號，包括：

每個四路串行器對所述FPGA輸入的四路第一測試信號進行串行升速處理，生成每個四路串行器對應的第一高速測試信號；

所述每個四路串行器將對應的第一高速測試信號輸入至所述二路串行器，所述二路串行器對所有第一高速測試信號進行串行升速處理，生成所述二路串行器對應的第二高速測試信號；

所述FPGA還包括一個標準管腳輸出接口，所述信號升速方法還包括：

所述FPGA將標準管腳輸出接口輸出的標準測試信號，及所述第一高速管腳輸出接口輸出的第一測試信號，輸入至標準機械開關；

所述標準機械開關輸出所述標準測試信號和所述第一高速管腳輸出接口輸出的第一測試信號中的任一測試信號至所述第一機械開關。

2.根據權利要求1所述的信號升速方法，其特征在于，所述每個四路串行器將對應的第一高速測試信號輸入至所述二路串行器，包括：

第一四路串行器將對應的第一高速測試信號輸入至第一高速機械開關，所述第一高速機械開關將所述第一四路串行器對應第一高速測試信號輸入至所述二路串行器；

第二四路串行器將對應的第一高速測試信號輸入至第二高速機械開關，所述第二高速機械開關將第二四路串行器對應的第一高速測試信號輸入至所述二路串行器。

3.根據權利要求2所述的信號升速方法，其特征在于，所述信號升速方法還包括：

第一高速機械開關將所述第一四路串行器對應的第一高速測試信號通過第一衰減機械開關輸入至第一衰減器；

第二高速機械開關將所述第二四路串行器對應的第一高速測試信號通過第二衰減機械開關輸入至第二衰減器；

所述第一/第二衰減器對所述第一/第二四路串行器對應第一高速測試信號進行衰減處理，得到第一/第二衰減高速測試信號；

所述第一/第二衰減器將所述第一/第二衰減高速測試信號輸入至四階脈沖幅度調制PAM4組合器；

所述四階脈沖幅度調制PAM4組合器對所述第一衰減高速測試信號和第二衰減高速測試信號進行信號合成處理，生成PAM4高速測試信號，并將所述PAM4高速測試信號輸入至所述第一機械開關；

所述信號升速方法還包括：

所述第一衰減機械開關將所述第一四路串行器對應的第一高速測試信號輸入至第三高速機械開關；

所述第二衰減機械開關將所述第二四路串行器對應的第一高速測試信號輸入至第三高速機械開關；

所述第三高速機械開關將所述第一四路串行器對應第一高速測試信號或所述第二四路串行器對應第一高速測試信號輸入至所述第一機械開關。

4.根據權利要求1所述的信號升速方法，其特征在于，所述信號升速方法還包括：

所述第一機械開關將輸出的高速測試信號輸入至放大器，由放大器對所述高速測試信號進行放大處理得到放大測試信號，并將所述放大測試信號輸入至第三衰減器；

所述第三衰減器對所述放大測試信號進行衰減處理，生成衰減測試信號，并將所述衰減測試信號輸入至去加重單元；

所述去加重單元對所述衰減測試信號進行去加重處理生成去加重測試信號，并將所述去加重測試信號輸入至功率分配器；

所述功率分配器對所述去加重測試信號進行分路處理，輸出至少兩路測試信號。