[發明專利]抗耦合干擾的電源產生電路

在審

• 申請號: 202010210586.X
• 申請日: 2020-03-24
• 公開（公告）號: CN111404368A
• 公開（公告）日: 2020-07-10
• 發明（設計）人: 馬媛;邵博聞
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H02M1/44
• 分類號: H02M1/44;H02M1/32
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本申請涉及一種半導體集成電路，具體涉及一種抗耦合干擾的電源產生電路。包括：第一放電通路，第一放電通路的高壓輸入節點連接第一電壓，第一放電通路的控制端連接第一控制信號；用于在第一放電階段對高壓輸入節點進行放電；第二放電通路，第二放電通路連在第一放電通路和電源產生通路之間，第一放電通路的控制端連接第二控制信號，第二放電通路的傳送節點連接第一放電通路；用于在第二放電階段，將高壓輸入節點放電到電源產生通路上電源輸出節點的電位；抗耦合干擾電路，抗干擾電路連接在第二放電通路和電源產生通路之間，用于在第二放電階段拉低電源輸出節點的電位。抗耦合干擾電路能夠在第二放電階段拉低電源輸出節點的電位，避免擊穿電壓。

技術領域

本申請涉及一種半導體集成電路，具體涉及一種抗耦合干擾的電源產生電路。

背景技術

為了減小半導體器件中的功耗，使得供應到半導體器件的外部電壓有所降低，通常在電源電路中設置放電通路。

相關技術中的電源電路參照圖1，包括放電通路和電源產生電路，在放電階段放電通路的輸出節點VP連接電源產生電路的輸出節點VDI，控制信號DISE能夠控制放電通路工作在放電階段。

然而，當相關技術中的電源電路工作放電階段時，由于放電通路的輸出節點VP與電源產生電路的輸出節點VDI耦合導通，輸出節點VP放電到輸出節點VDI的電位，從而輸出節點VP將輸出節點VDI的電位拉高，若輸出節點VDI的電位拉高到超過閾值，則會使得存在超過擊穿電壓的風險。

發明內容

本申請提供了一種抗耦合干擾的電源產生電路，可以解決相關技術中輸出節點VP與電源產生電路的輸出節點VDI耦合導通，使得輸出節點VDI的電位拉高到超過閾值的問題。

本申請提供一種抗耦合干擾的電源產生電路，包括：

第一放電通路，所述第一放電通路的高壓輸入節點連接第一電壓，所述第一放電通路的控制端連接第一控制信號；用于在第一放電階段對所述高壓輸入節點進行放電；

第二放電通路，所述第二放電通路連在所述第一放電通路和電源產生通路之間，所述第一放電通路的控制端連接第二控制信號，所述第二放電通路的傳送節點連接所述第一放電通路；用于在第二放電階段，將所述高壓輸入節點放電到所述電源產生通路上電源輸出節點的電位；

抗耦合干擾電路，所述抗干擾電路連接在所述第二放電通路和所述電源產生通路之間，用于在第二放電階段拉低所述電源輸出節點的電位。

可選的，所述第一控制信號用于控制所述抗耦合干擾的電源產生電路，處于放電階段或高壓階段，所述放電階段包括依次進行的第一放電階段和第二放電階段；所述第一控制信號輸入反相器后輸出所述第二控制信號。

可選的，所述第一放電通路包括依次串聯的第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的柵極為所述第一放電通路的控制端，所述第一PMOS管的源極連接所述第一電壓，所述第一PMOS管的漏極連接第一NMOS管的漏極；

所述第一NMOS管的柵極連接所述電源輸出節點，所述所述第一NMOS管源極連接所述第二NMOS管的漏極；

所述第二NMOS管的柵極連接所述第一PMOS管的柵極，所述第二NMOS管源極連接所述第三NMOS管的漏極；

所述第三NMOS管的柵極連接偏置電壓，所述第三NMOS管的源極接地。

可選的，所述第二放電通路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的柵極為所述第二放電通路的傳送節點，所述傳送節點連接所述第一PMOS管的漏極，所述第二PMOS管的源極連接所述第一PMOS管的源極，所述第二PMOS管的漏極連接所述第三PMOS管的源極；