[發明專利]抗耦合干擾的電源產生電路

在審

• 申請號: 202010210586.X
• 申請日: 2020-03-24
• 公開（公告）號: CN111404368A
• 公開（公告）日: 2020-07-10
• 發明（設計）人: 馬媛;邵博聞
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H02M1/44
• 分類號: H02M1/44;H02M1/32
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

1.一種抗耦合干擾的電源產生電路，其特征在于，包括：

第一放電通路，所述第一放電通路的高壓輸入節點連接第一電壓，所述第一放電通路的控制端連接第一控制信號；用于在第一放電階段對所述高壓輸入節點進行放電；

第二放電通路，所述第二放電通路連在所述第一放電通路和電源產生通路之間，所述第一放電通路的控制端連接第二控制信號，所述第二放電通路的傳送節點連接所述第一放電通路；用于在第二放電階段，將所述高壓輸入節點放電到所述電源產生通路上電源輸出節點的電位；

抗耦合干擾電路，所述抗干擾電路連接在所述第二放電通路和所述電源產生通路之間，用于在第二放電階段拉低所述電源輸出節點的電位。

2.如權利要求1所述的抗耦合干擾的電源產生電路，其特征在于，所述第一控制信號用于控制所述抗耦合干擾的電源產生電路，處于放電階段或高壓階段，所述放電階段包括依次進行的第一放電階段和第二放電階段；所述第一控制信號輸入反相器后輸出所述第二控制信號。

3.如權利要求1所述的抗耦合干擾的電源產生電路，其特征在于，所述第一放電通路包括依次串聯的第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的柵極為所述第一放電通路的控制端，所述第一PMOS管的源極連接所述第一電壓，所述第一PMOS管的漏極連接第一NMOS管的漏極；

所述第一NMOS管的柵極連接所述電源輸出節點，所述所述第一NMOS管源極連接所述第二NMOS管的漏極；

所述第二NMOS管的柵極連接所述第一PMOS管的柵極，所述第二NMOS管源極連接所述第三NMOS管的漏極；

所述第三NMOS管的柵極連接偏置電壓，所述第三NMOS管的源極接地。

4.如權利要求3所述的抗耦合干擾的電源產生電路，其特征在于，所述第二放電通路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的柵極為所述第二放電通路的傳送節點，所述傳送節點連接所述第一PMOS管的漏極，所述第二PMOS管的源極連接所述第一PMOS管的源極，所述第二PMOS管的漏極連接所述第三PMOS管的源極；

所述第三PMOS管的柵極為所述第二放電通路的控制端，所述第三PMOS管的漏極連接所述抗耦合干擾電路和所述電源產生通路。

5.如權利要求1所述的抗耦合干擾的電源產生電路，其特征在于，所述電源產生通路包括電壓源、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第一電容；

所述電壓源的正極連接所述第四PMOS管的源極和第五NMOS管的柵極，所述第五NMOS管的漏極連接所述電壓源的負極，所述第五NMOS管的源極連接所述第一電容的一端，所述第一電容的另一端接地；

所述第四PMOS管的柵極連接所述第四NMOS管的柵極，所述第四NMOS管的漏極連接所述第四NMOS管的漏極，所述第四NMOS管的源極接地。

6.如權利要求1所述的抗耦合干擾的電源產生電路，其特征在于，所述抗耦合干擾電路，包括第六NMOS管，所述第六NMOS管的漏極連接所述第二放電通路和所述電源產生通路之間，所述第六NMOS管的源極接地，所述所述第六NMOS管的柵極為所述抗耦合干擾電路的抗耦合干擾控制節點，所述抗耦合干擾控制節點連接所述電源輸出節點。

7.如權利要求6所述的抗耦合干擾的電源產生電路，其特征在于，所述抗耦合干擾電路還包括第二電容，所述抗耦合干擾控制節點通過所述第二電容，連接所述電源輸出節點。

8.如權利要求6所述的抗耦合干擾的電源產生電路，其特征在于，所述抗耦合干擾電路還包括第七NMOS管，所述第七NMOS管的柵極連接所述電源產生通路，所述第七NMOS管的源極接地，所述第七NMOS管的漏極連接所述抗耦合干擾控制節點。