[發(fā)明專利]用于眾核計(jì)算芯片可測(cè)性設(shè)計(jì)的電路、裝置及方法

有效

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• 申請(qǐng)日: 2020-03-20
• 公開(kāi)（公告）號(hào): CN111308329B
• 公開(kāi)（公告）日: 2022-02-25
• 發(fā)明（設(shè)計(jì)）人: 楊全校;萬(wàn)曉船
• 申請(qǐng)（專利權(quán)）人: 深圳芯行科技有限公司
• 主分類號(hào): G01R31/317
• 分類號(hào): G01R31/317;G01R31/3187
• 代理公司: 北京酷愛(ài)智慧知識(shí)產(chǎn)權(quán)代理有限公司 11514
• 代理人: 向霞

本發(fā)明公開(kāi)了一種用于眾核計(jì)算芯片可測(cè)性設(shè)計(jì)的電路、裝置及方法，所述眾核計(jì)算芯片存在預(yù)設(shè)的分類標(biāo)記，且包括多個(gè)計(jì)算核心，各計(jì)算核心分配有各自不同的核心ID；測(cè)試時(shí)，控制各計(jì)算核心測(cè)試過(guò)程的進(jìn)行，包括測(cè)試數(shù)據(jù)的選擇和測(cè)試過(guò)程控制；并將測(cè)試數(shù)據(jù)的發(fā)送給計(jì)算核心，根據(jù)測(cè)試數(shù)據(jù)對(duì)各計(jì)算核心進(jìn)行測(cè)試，并根據(jù)測(cè)試結(jié)果，記錄失效計(jì)算核心數(shù)目及對(duì)應(yīng)的核心ID；最后根據(jù)測(cè)試結(jié)果修改眾核計(jì)算芯片的分類標(biāo)記并進(jìn)行修復(fù)；其效果是：通過(guò)對(duì)每個(gè)計(jì)算核心的計(jì)算結(jié)果進(jìn)行檢測(cè)來(lái)判斷計(jì)算核心的功能正確性，避免了使用掃描鏈技術(shù)需要用到的掃描觸發(fā)器，從而節(jié)省了芯片面積成本；另外，測(cè)試過(guò)程由硬件自動(dòng)完成，保證了測(cè)試的時(shí)效性。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片測(cè)試技術(shù)領(lǐng)域，具體涉及一種用于眾核計(jì)算芯片可測(cè)性設(shè)計(jì)的電路、裝置及方法。

背景技術(shù)

隨著區(qū)塊鏈、AI等熱門領(lǐng)域的興起，其龐大的計(jì)算量需求帶動(dòng)了多核眾核計(jì)算芯片的研究浪潮如GPU、AI芯片、數(shù)字加密貨幣挖礦芯片等等。這類芯片有個(gè)共同的特點(diǎn)，都是通過(guò)堆疊很多相同的計(jì)算核心(core)來(lái)實(shí)現(xiàn)單芯片高算力的目的。

芯片制造過(guò)程通常都不會(huì)是理想的，由于各種因素會(huì)引入一些制造缺陷或者偏差，在芯片設(shè)計(jì)階段需要提供一定的測(cè)試手段即可測(cè)性設(shè)計(jì)，以便在芯片生產(chǎn)出來(lái)以后能夠進(jìn)行測(cè)試和篩選。隨著集成電路工藝的演進(jìn)，單芯片可集成的計(jì)算核心數(shù)量不斷增加，使得測(cè)試情況變得較為復(fù)雜。除了制造缺陷引起的功能失效可能外，設(shè)計(jì)以及工藝制造偏差還會(huì)導(dǎo)致單芯片不同計(jì)算核心之間的性能差異，以及不同芯片之間的性能差異。此外，隨著算力需求的增長(zhǎng)，通常需要在板卡上集成多顆芯片才能滿足應(yīng)用要求。只有集成在單板上的芯片性能接近，才能夠最大限度的發(fā)揮所有芯片的性能從而提高整體能效。因此，除了功能測(cè)試還需要對(duì)眾核計(jì)算芯片進(jìn)行實(shí)速測(cè)試(芯片實(shí)際所能運(yùn)行的最高頻率)，以便根據(jù)性能差異對(duì)芯片進(jìn)行篩查和分類。

目前常用的可測(cè)性設(shè)計(jì)方法有掃描鏈(Scan Chain)測(cè)試、軟件測(cè)試等，但掃描鏈(Scan Chain)技術(shù)，其優(yōu)點(diǎn)是測(cè)試速度快覆蓋全但需要引入額外的電路面積以及功耗開(kāi)銷，同時(shí)測(cè)試時(shí)面臨電流限制和發(fā)熱等問(wèn)題尤其在高性能眾核計(jì)算芯片上更為突出；軟件測(cè)試是一種低成本方法，但其缺點(diǎn)顯著即測(cè)試速度慢時(shí)效性差。

雖然現(xiàn)有技術(shù)中出現(xiàn)了，通過(guò)內(nèi)置自測(cè)試(BIST，Build-In-Self-Test)電路的方式，但其仍存在未涉及相應(yīng)的實(shí)速測(cè)試，以及芯片性能自動(dòng)分類等方面，目前尚無(wú)此方面的相關(guān)專利著作。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種用于眾核計(jì)算芯片可測(cè)性設(shè)計(jì)的電路、裝置及方法，在降低芯片面積成本的同時(shí)兼顧了測(cè)試時(shí)效性和有效性，并根據(jù)測(cè)試結(jié)果對(duì)芯片進(jìn)行自動(dòng)分類。

第一方面：本發(fā)明實(shí)施例提供了一種用于眾核計(jì)算芯片可測(cè)性設(shè)計(jì)的電路，包括內(nèi)置自測(cè)試電路、多個(gè)計(jì)算核心和至少一個(gè)計(jì)算核心數(shù)據(jù)輸入通路選擇器；

所述內(nèi)置自測(cè)試電路用于各計(jì)算核心測(cè)試數(shù)據(jù)的選擇、測(cè)試過(guò)程控制和對(duì)外發(fā)送，其中，所述測(cè)試數(shù)據(jù)預(yù)先存儲(chǔ)在眾核計(jì)算芯片中或來(lái)源于外部輸入，包括測(cè)試用例集；

所述計(jì)算核心數(shù)據(jù)輸入通路選擇器用于接收當(dāng)前所發(fā)送的所述測(cè)試數(shù)據(jù)；

所述各計(jì)算核心根據(jù)所述測(cè)試數(shù)據(jù)進(jìn)行測(cè)試以得到測(cè)試結(jié)果，其中，眾核計(jì)算芯片存在預(yù)設(shè)的分類標(biāo)記，且包括多個(gè)計(jì)算核心，各計(jì)算核心分配有各自不同的核心ID；

所述內(nèi)置自測(cè)試電路還用于根據(jù)所述測(cè)試結(jié)果修改所述眾核計(jì)算芯片的分類標(biāo)記以及功能失效計(jì)算核心所對(duì)應(yīng)的核心ID。

作為本發(fā)明的一個(gè)優(yōu)選的技術(shù)方案，所述內(nèi)置自測(cè)試電路包括狀態(tài)控制單元，數(shù)據(jù)發(fā)送單元，結(jié)果檢測(cè)單元以及標(biāo)記修復(fù)單元；