[發明專利]用于眾核計算芯片可測性設計的電路、裝置及方法

有效

• 申請號: 202010202413.3
• 申請日: 2020-03-20
• 公開（公告）號: CN111308329B
• 公開（公告）日: 2022-02-25
• 發明（設計）人: 楊全校;萬曉船
• 申請（專利權）人: 深圳芯行科技有限公司
• 主分類號: G01R31/317
• 分類號: G01R31/317;G01R31/3187
• 代理公司: 北京酷愛智慧知識產權代理有限公司 11514
• 代理人: 向霞

1.一種用于眾核計算芯片可測性設計的電路，其特征在于，包括內置自測試電路、多個計算核心和至少一個計算核心數據輸入通路選擇器；

所述內置自測試電路用于各計算核心測試數據的選擇、測試過程控制和對外發送，其中，所述測試數據預先存儲在眾核計算芯片中或來源于外部輸入，包括測試用例集；

所述計算核心數據輸入通路選擇器用于接收當前所發送的所述測試數據；

所述各計算核心根據所述測試數據進行測試以得到測試結果，其中，眾核計算芯片存在預設的分類標記，且包括多個計算核心，各計算核心分配有各自不同的核心ID；

所述內置自測試電路還用于根據所述測試結果修改所述眾核計算芯片的分類標記以及功能失效計算核心所對應的核心ID；

所述內置自測試電路包括狀態控制單元，數據發送單元，結果檢測單元以及標記修復單元；

所述狀態控制單元分別與所述數據發送單元、結果檢測單元和標記修復單元相連；所述數據發送單元的輸出端與所述計算核心數據輸入通路選擇器的一個輸入端相連，所述計算核心數據輸入通路選擇器的選擇端與指示芯片工作模式的信號端相連，所述計算核心數據輸入通路選擇器的輸出端與首個計算核心的輸入端相連，所述首個計算核心的輸出端與所述結果檢測單元的輸入端相連，所述結果檢測單元的輸出端與所述標記修復單元的輸入端連接，所述標記修復單元的輸出端與所有計算核心的輸入ID旁路選擇信號端相連。

2.根據權利要求1所述的用于眾核計算芯片可測性設計的電路，其特征在于，計算核心的輸入數據和輸出數據通過各計算核心之間的數據通路逐級傳遞，輸入數據按照計算核心的ID從小到大的順序傳遞，輸出數據按照計算核心的ID從大到小的順序傳遞。

3.一種眾核計算芯片可測性設計的方法，其特征在于，應用于權利要求1所述的用于眾核計算芯片可測性設計的電路，所述方法包括：

S101，配置時鐘頻率為初始的測試頻率，其中，所述時鐘頻率來源于PLL或者外部的時鐘生成器；

S102，內置自測試電路從測試用例集中選擇測試用例數據并發送到當前測試的計算核心；

S103，當前測試計算核心進行計算測試以得到計算結果，若計算結果為錯誤，則執行步驟S104；若計算結果為正確，則執行步驟S105；

S104，由內置自測試電路記錄當前測試計算核心的ID，且總的功能失效計算核心數目加一，并跳轉到步驟S106；

S105，由內置自測試電路從測試用例集中選擇下一個測試用例以進行測試，若測試用例已測完則執行步驟S106，否則選擇下一個測試用例執行步驟S102；

S106，內置自測試電路將當前測試計算核心的ID加一以進行下一個計算核心的測試，若所有計算核心已測完，則執行步驟S107，否則從測試用例集中選擇選擇第一個測試用例并執行步驟S102；

S107，由內置自測試電路比較在當前測試頻率下，功能失效計算核心所占比例與預期設定閾值的關系，若大于設定閾值則執行步驟S108，反之則執行步驟S109；

S108，由內置自測試電路根據設定step降低當前的所述測試頻率，并執行步驟S102；

S109，由內置自測試電路記錄當前的所述測試頻率，并根據預先設定的頻率劃分檔位對該眾核計算芯片進行標記，并根據功能失效的計算核心的ID將對應計算核心的輸入ID旁路選擇信號端置一，使輸入的ID信號在對應的功能失效的計算核心內部不經任何處理直接輸出，使得最終所有正常的計算核心的ID依然是連續的。

4.根據權利要求3所述的一種眾核計算芯片可測性設計的方法，其特征在于，所述方法還包括：在進行計算測試時，還包括延時輸出的處理步驟，以保證計算核心完成計算測試。

5.根據權利要求3所述的一種眾核計算芯片可測性設計的方法，其特征在于，任意一個測試用例的計算結果錯誤都表示該計算核心功能失效。

6.根據權利要求3所述的一種眾核計算芯片可測性設計的方法，其特征在于，最終測試結果的存儲及修復動作通過非易失存儲器完成或者輸出到片外記錄保存，使用時，通過軟件寫寄存器的方式配置。

7.根據權利要求3所述的一種眾核計算芯片可測性設計的方法，其特征在于，所述設定閾值，頻率劃分檔位是采用固化在芯片內部，或者從芯片外部輸入的方式。