[發明專利]一種六軸驅控一體機

有效

• 申請號: 202010200547.1
• 申請日: 2020-03-20
• 公開（公告）號: CN111446892B
• 公開（公告）日: 2023-05-26
• 發明（設計）人: 李興桂;周永森;蔣學程;劉金建;馮招程
• 申請（專利權）人: 福州伊柯達信息技術有限公司
• 主分類號: H02P8/40
• 分類號: H02P8/40;H02P5/68;H05K5/02;H05K5/00
• 代理公司: 福州旭辰知識產權代理事務所(普通合伙) 35233
• 代理人: 楊清雅

1.一種六軸驅控一體機，其特征在于：包括殼體以及設置在殼體內的電路板，所述殼體為上蓋板與下蓋板組成的盒體，所述上蓋板包括一體成型的一頂板、一前側板和兩側板，兩側板的底部設置有向外翻折的壓邊，壓邊上開設有第一固定孔組，兩側板上橫向陣列開設有散熱孔，前側板上橫向排布有若干個用于安裝接口的接口孔位，頂板的后側邊緣對稱設置有定位凸部；

所述下蓋板包括一體成型的一底板和一后側板，后側板上水平方向等間距開設有若干個用于安裝接口的接口孔位，后側板的上部邊緣開設有定位凹部；底板的上表面開設有第二固定孔組、第三固定孔組和第四固定孔組，底板的下表面設置有散熱翅片；所述底板上表面開設有安裝凹槽；

所述電路板包括雙計算核心，以及分別與所述雙計算核心連接的隔離電源電路、六個電機驅動電路、反電動勢泄放電路、外部隔離輸入電路、外部隔離輸出電路、母線電壓采集電路，每一個電機驅動電路模塊連接一電機，用于連接和控制伺服電機或是步進電機；

所述雙計算核心包括TMS320F28375S型DSP芯片和XC6SLX16-2CSG324型的FPGA芯片，所述DSP芯片與所述FPGA芯片通過擴展總線連接；所述電機驅動電路包括第一H橋電路、第二H橋電路、第三H橋電路、第四H橋電路；FPGA芯片的E16管腳接出S1AP_H信號，FPGA芯片的G13管腳接出S1AP_L信號；FPGA芯片的H12管腳接出S1AN_H信號；FPGA芯片的D18管腳接出S1AN_L信號，FPGA芯片的D17管腳接出S1BP_H信號，FPGA芯片的G14管腳接出S1BP_L信號，FPGA芯片的F14管腳接出S1BN_H信號，FPGA芯片的C18管腳接出S1BN_L信號；所述第一H橋電路包括光耦合器U1、光耦合器U4、MOS管Q2、MOS管Q3、隔離霍爾電流傳感器U3；光耦合器U1的第6管腳連接電容C5和二極管D1的負極，二極管D1的正極經電阻R1連接至15V高電平，電容C5的另一端連接光耦合器U1的第4管腳，光耦合器U1的第4管腳與電阻R5的一端和MOS管Q2的第3管腳連接；光耦合器U1的第5管腳與電阻R5的另一端連接，光耦合器U1的第5管腳與MOS管Q2的第1管腳連接，MOS管Q2的第2管腳連接至48V高電平；光耦合器U1的第3管腳接地；光耦合器U1的第1管腳經電阻R3連接FPGA芯片的E16管腳；

光耦合器U4的第6管腳連接電容C8和電阻R9的一端，電阻R9的另一端連接至15V高電平，電容C8的另一端連接光耦合器U4的第4管腳，光耦合器U4的第4管腳與電阻R12的一端和MOS管Q3的第3管腳連接；光耦合器U4的第5管腳與電阻R12的另一端連接，光耦合器U4的第5管腳與MOS管Q3的第1管腳連接，MOS管Q3的第3管腳連接至高壓地；光耦合器U4的第3管腳接地；光耦合器U4的第1管腳經電阻R11連接FPGA芯片的G13管腳；MOS管Q3的第2管腳與MOS管Q2的第3管腳連接，MOS管Q3的第2管腳與隔離霍爾電流傳感器U3的第3管腳和第4管腳連接，隔離霍爾電流傳感器U3的第8管腳連接5V高電平，隔離霍爾電流傳感器U3的第7管腳經電阻R7連接至DSP芯片的AD轉換功能接口，同時通過電阻R8接地；隔離霍爾電流傳感器U3的第6管腳經電容C7接地，隔離霍爾電流傳感器U3的第5管腳接地；隔離霍爾電流傳感器U3的第1管腳、第2管腳并聯，并連接至電機插座J2的第1管腳，輸出信號M1A+_U；

所述第二H橋電路包括光耦合器U7、光耦合器U11、MOS管Q5、MOS管Q6；光耦合器U7的第6管腳連接電容C9和二極管D4的負極，二極管D4的正極經電阻R15連接至15V高電平，電容C9的另一端連接光耦合器U7的第4管腳，光耦合器U7的第4管腳與電阻R22的一端和MOS管Q5的第3管腳連接；光耦合器U7的第5管腳與電阻R22的另一端連接，光耦合器U7的第5管腳與MOS管Q5的第1管腳連接，MOS管Q5的第2管腳連接至48V高電平；光耦合器U7的第3管腳接地；光耦合器U7的第1管腳經電阻R26連接FPGA芯片的和H12管腳；

光耦合器U11的第6管腳連接電容C12和電阻R29的一端，電阻R29的另一端連接至15V高電平，電容C12的另一端連接光耦合器U11的第4管腳，光耦合器U11的第4管腳與電阻R33的一端和MOS管Q6的第3管腳連接；光耦合器U11的第5管腳與電阻R33的另一端連接，光耦合器U11的第5管腳與MOS管Q6的第1管腳連接，MOS管Q6的第3管腳連接至高壓地；光耦合器U11的第3管腳接地；光耦合器U11的第1管腳經電阻R32連接FPGA芯片的D18管腳；MOS管Q6的第2管腳與MOS管Q5的第3管腳連接在一起，并連接至電機插座J2的第2管腳，輸出信號M1A-_V；

所述第三H橋電路包括光耦合器U13、光耦合器U17、MOS管Q8、MOS管Q9、隔離霍爾電流傳感器U14；光耦合器U13的第6管腳連接電容C14和二極管D6的負極，二極管D6的正極經電阻R39連接至15V高電平，電容C14的另一端連接光耦合器U13的第4管腳，光耦合器U13的第4管腳與電阻R42的一端和MOS管Q8的第3管腳連接；光耦合器U13的第5管腳與電阻R42的另一端連接，光耦合器U13的第5管腳與MOS管Q8的第1管腳連接，MOS管Q8的第2管腳連接至48V高電平；光耦合器U13的第3管腳接地；光耦合器U13的第1管腳經電阻R41連接FPGA芯片的D17管腳；

光耦合器U17的第6管腳連接電容19和電阻R49的一端，電阻R49的另一端連接至15V高電平，電容C19的另一端連接光耦合器U17的第4管腳，光耦合器U17的第4管腳與電阻R54的一端和MOS管Q9的第3管腳連接；光耦合器U17的第5管腳與電阻R54的另一端連接，光耦合器U17的第5管腳與MOS管Q9的第1管腳連接，MOS管Q9的第3管腳連接至高壓地；光耦合器U17的第3管腳接地；光耦合器U17的第1管腳經電阻R57連接FPGA芯片的G14管腳；MOS管Q9的第2管腳與MOS管Q8的第3管腳連接，MOS管Q9的第2管腳與隔離霍爾電流傳感器U14的第3管腳和第4管腳連接，隔離霍爾電流傳感器U14的第8管腳連接5V高電平，隔離霍爾電流傳感器U14的第7管腳經電阻R44連接至DSP芯片的AD轉換功能接口，同時通過電阻R46接地；隔離霍爾電流傳感器U14的第6管腳經電容C18接地，隔離霍爾電流傳感器U14的第5管腳接地；隔離霍爾電流傳感器U14的第1管腳、第2管腳并聯,?并連接至電機插座J2的第3管腳，輸出信號M1B+_W；

所述第四H橋電路包括光耦合器U18、光耦合器U19、MOS管Q10、MOS管Q11；光耦合器U18的第6管腳連接電容C24和二極管D7的負極，二極管D7的正極經電阻R60連接至15V高電平，電容C24的另一端連接光耦合器U18的第4管腳，光耦合器U18的第4管腳與電阻R63的一端和MOS管Q10的第3管腳連接；光耦合器U18的第5管腳與電阻R63的另一端連接，光耦合器U18的第5管腳與MOS管Q10的第1管腳連接，MOS管Q10的第2管腳連接至48V高電平；光耦合器U18的第3管腳接地；光耦合器U18的第1管腳經電阻R61連接FPGA芯片的和F14管腳；

光耦合器U19的第6管腳連接電容C25和電阻R65的一端，電阻R65的另一端連接至15V高電平，電容C25的另一端連接光耦合器U19的第4管腳，光耦合器U19的第4管腳與電阻R68的一端和MOS管Q11的第3管腳連接；光耦合器U19的第5管腳與電阻R68的另一端連接，光耦合器U19的第5管腳與MOS管Q11的第1管腳連接，MOS管Q11的第3管腳連接至高壓地；光耦合器U19的第3管腳接地；光耦合器U19的第1管腳經電阻R67連接FPGA芯片的C18管腳；MOS管Q11的第2管腳與MOS管Q10的第3管腳連接在一起，并連接至電機插座J2的第4管腳，輸出信號M1B-GND。