[發(fā)明專利]半導(dǎo)體裝置

在審

• 申請?zhí)枺?/td>: 202010198851.7
• 申請日: 2020-03-19
• 公開（公告）號(hào): CN111736801A
• 公開（公告）日: 2020-10-02
• 發(fā)明（設(shè)計(jì)）人: 的場健二郎
• 申請（專利權(quán)）人: 拉碧斯半導(dǎo)體株式會(huì)社
• 主分類號(hào): G06F5/06
• 分類號(hào): G06F5/06;G06F5/08
• 代理公司: 北京同立鈞成知識(shí)產(chǎn)權(quán)代理有限公司 11205
• 代理人: 楊貝貝;臧建明

本發(fā)明提供一種半導(dǎo)體裝置，其包含既能抑制電路規(guī)模的增大，又能增加數(shù)據(jù)容量的先進(jìn)先出電路。所述半導(dǎo)體裝置包括：單端口型的存儲(chǔ)部(11)，存儲(chǔ)數(shù)據(jù)；觸發(fā)器(12)，暫時(shí)保存存儲(chǔ)部(11)的寫入數(shù)據(jù)(FIFO_Input)或讀取數(shù)據(jù)(FIFO_Output)；以及控制部(14、40)，控制保存在觸發(fā)器(12)中的數(shù)據(jù)信號(hào)向存儲(chǔ)部(11)的寫入時(shí)機(jī)或者從所述存儲(chǔ)部的讀取時(shí)機(jī)，以避免存儲(chǔ)部(11)中的寫入動(dòng)作與讀取動(dòng)作的重復(fù)。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體裝置，尤其涉及一種包含先進(jìn)先出(First-In First-Out，F(xiàn)IFO)電路的半導(dǎo)體裝置。

背景技術(shù)

與FIFO電路關(guān)聯(lián)地，在專利文獻(xiàn)1中公開了一種FIFO存儲(chǔ)器裝置100，其具有輸入寄存器(REG1)110、雙端口隨機(jī)存取存儲(chǔ)器(Random Access Memory，RAM)(Dport RAM)120、第一中間寄存器(REG2)131、第二中間寄存器(REG3)132、輸出寄存器(REG4)140、選擇電路(MUX)150、寫指示器(write pointer)部(Wpointer)160、寫準(zhǔn)備(write read)信號(hào)生成部(WRDY Gen)170、讀指示器(read pointer)部(Rpointer)180及讀準(zhǔn)備信號(hào)生成部(RRDYGen)190。

如專利文獻(xiàn)1所示，以往，F(xiàn)IFO電路一般使用雙端口RAM(Random Access Memory)。而且，若是小容量，則也有時(shí)以DFF(D型觸發(fā)器(flip-flop))來構(gòu)成。圖5是表示將使用雙端口RAM的FIFO電路的要點(diǎn)挑選出來表示的以往技術(shù)的FIFO電路50的框圖。如圖5所示，F(xiàn)IFO電路50是包含雙端口RAM 51、寫入指示器52及讀取指示器53而構(gòu)成。

在FIFO電路50中，從數(shù)據(jù)寫入端口(圖5中記作“數(shù)據(jù)寫入(端口-1)”)輸入FIFO輸入數(shù)據(jù)(圖5中記作“FIFO_Input”)，從數(shù)據(jù)讀出端口(圖5中記作“數(shù)據(jù)讀出(端口-2)”)輸出FIFO輸出數(shù)據(jù)(圖5中記作“FIFO_Output”)。寫入使能信號(hào)(圖5中記作“write_enable”)被輸入至寫入指示器52及雙端口RAM51的寫入使能端口we，讀取使能信號(hào)(圖5中記作“read_enable”)被輸入至讀取指示器53及雙端口RAM51的讀取使能端口re。寫入指示器52接收寫入使能信號(hào)write_enable并將寫入地址輸出至雙端口RAM51的地址端口1(圖5中記作“地址l(端口-1)”)，讀取指示器53接收讀取使能信號(hào)read_enable并將讀取地址輸出至雙端口RAM51的地址端口2(圖5中記作“地址2(端口-2)”)。

[現(xiàn)有技術(shù)文獻(xiàn)]

[專利文獻(xiàn)]

專利文獻(xiàn)1：日本專利特開平11-162157號(hào)公報(bào)

發(fā)明內(nèi)容

[發(fā)明所要解決的問題]

但是，所述以往技術(shù)中，使用DFF的結(jié)構(gòu)的FIFO電路并不適合于大容量。另一方面，使用雙端口RAM51的FIFO電路50盡管面向大容量，但存在電路規(guī)模容易變大的缺點(diǎn)，而且，還有時(shí)必須注意避免從兩個(gè)端口(寫入使能端口we、讀取使能端口re)向雙端口RAM51的寫入、讀取的時(shí)機(jī)(timing)發(fā)生重疊(重復(fù))等。

鑒于當(dāng)今搭載有FIFO電路的半導(dǎo)體裝置的大規(guī)模化、大容量化，F(xiàn)IFO電路自身也要求既要抑制電路規(guī)模的增大，又要增加數(shù)據(jù)容量。另一方面，使用FIFO電路的電路有面向各種用途者，根據(jù)用途，在輸入時(shí)機(jī)與輸出時(shí)機(jī)的關(guān)系上也有時(shí)未必要求完全不同步。即，考慮：若以寫入時(shí)機(jī)或者讀取時(shí)機(jī)的其中一者存在一定程度的規(guī)則性的用途為前提，而由單端口RAM來構(gòu)成FIFO電路，則既能抑制電路規(guī)模的增大，又能增加數(shù)據(jù)容量。但是，包括專利文獻(xiàn)1在內(nèi)，以往均未作此類探討。

本發(fā)明是為了解決所述問題而完成，其目的在于提供一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包含既能抑制電路規(guī)模的增大，又能增加數(shù)據(jù)容量的FIFO電路。