[發明專利]具有定時修正電路的集成電路和相關定時修正單元

在審

• 申請號: 202010190212.6
• 申請日: 2020-03-18
• 公開（公告）號: CN111832244A
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 陳宜鋒;蘇峻松
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 北京市萬慧達律師事務所 11111
• 代理人: 白華勝;趙赫文

一種集成電路包括路徑邏輯和定時修正電路。該路徑邏輯耦接在第一電路的輸出引腳和第二電路的輸入引腳之間。定時修正電路具有耦接到路徑邏輯的輸入引腳，并且用于調整路徑邏輯的傳播延遲。定時修正電路在正常操作下不會引入短路電流。

交叉引用

本發明要求：編號為16/383,650，申請日為2019年4月14日的美國專利申請的優先權。上述美國專利申請在此一并作為參考。

技術領域

本發明公開的實施方式涉及一種集成電路設計，并且更具體地，涉及一種具有在正常操作下不引入短路電流的定時修正電路的集成電路和單元庫中的相關定時修正單元。

背景技術

建立和保持時間檢查是集成電路布局設計的定時驗證中最常使用的定時檢查類型。例如，同步輸入具有關于時鐘輸入的建立和保持時間規范。這些檢查指定數據輸入必須在緊鄰時鐘沿前后的特定時間段內保持穩定。緊鄰時鐘沿之前的時間段稱為建立時間。緊鄰時鐘沿之后的時間段稱為保持時間。當集成電路布局設計的定時驗證指示定時違規(violation)(例如，建立時間違規和/或保持時間違規)時，集成電路布局設計需要適當修改以滿足定時要求(例如，建立時間要求和/或保持時間要求)。

發明內容

根據本發明的示例性實施方式，提出了一種具有在正常操作下不引入短路電流的定時修正電路的集成電路和單元庫中的相關定時修正單元。

根據本發明的第一方面，公開了一種示例性集成電路。該示例性集成電路包括路徑邏輯和定時修正電路。路徑邏輯耦接在第一電路的輸出引腳和第二電路的輸入引腳之間。定時修正電路具有耦接到路徑邏輯的輸入引腳，并且被布置為調節路徑邏輯的傳播延遲，其中，定時修正電路在正常操作下不引入短路電流。

根據本發明的第二方面，公開了一種存儲程序代碼的示例性非暫時性存儲裝置。當由處理器加載并執行時，程序代碼指示處理器執行以下步驟：利用包括第一定時修正單元和第二定時修正單元的單元庫，其中，第一定時修正單元表示在正常操作下引入短路電流的第一定時修正電路，并且第二定時修正單元表示在正常操作下不引入短路電流的第二定時修正電路；以及執行單元調換命令以使用至少一個第二定時修正單元代替集成電路布局設計中的至少一個第一定時修正單元。

根據本發明的第三方面，公開了一種存儲程序代碼和單元庫的示例性的非暫時性存儲裝置。當由處理器加載并執行后，程序代碼指示處理器執行以下步驟：從單元庫中選擇定時修正單元，其中，定時修正單元表示在正常操作下不引入短路電流的定時修正電路；并且將定時修正單元添加到集成電路布局設計中。

本發明提出的具有定時修正電路的集成電路和相關定時修正單元可以增加集成電路布局設計的靈活性。

在閱讀了各種圖片和附圖中所示的優選實施例的詳細描述后，本發明的這些和其他目標對于本領域技術人員將變得顯而易見。

附圖說明

圖1是示出根據本發明的實施方式的集成電路的圖。

圖2是示出根據本發明的實施方式的在正常操作下引入短路電流的定時修正電路的圖。

圖3是示出圖2所示的反相器的示例性布局的圖。

圖4是示出根據本發明的實施方式的在正常操作下不引入短路電流的定時修正電路的圖。

圖5是示出根據本發明的實施方式的基于第一金屬氧化物半導體(metal oxidesemiconductor，MOS)電容器的定時修正電路的圖。

圖6是示出圖5所示的定時修正電路的示例性布局的圖。

圖7是示出根據本發明的實施方式的基于第二MOS電容器的定時修正電路的圖。