[發明專利]半導體器件及其制造方法

在審

• 申請號: 202010186664.7
• 申請日: 2020-03-17
• 公開（公告）號: CN113053752A
• 公開（公告）日: 2021-06-29
• 發明（設計）人: 陳正龍
• 申請（專利權）人: 臺灣積體電路制造股份有限公司;臺積電（中國）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/06;H01L29/36;H01L29/423;H01L29/78;H01L21/8234;H01L27/088
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 陳蒙

本公開涉及半導體器件及其制造方法。一種方法，包括：在襯底的外延層上方形成硬掩模；在硬掩模上方形成經圖案化的掩模；蝕刻硬掩模和外延層以在外延層中形成溝槽，其中，硬掩模的剩余部分覆蓋外延層的最上表面，并且溝槽暴露外延層的側壁；通過沿著與外延層的最上表面的法線不平行的傾斜方向將p型離子束引導到溝槽中來形成P阱區域，其中，在將p型離子束引導到溝槽中期間，通過硬掩模的剩余部分保護外延層的最上表面免受p型離子束的影響；以及在將p型離子束引導到溝槽之后，在溝槽中形成柵極結構。

技術領域

本公開涉及半導體器件及其制造方法。

背景技術

半導體集成電路(IC)行業經歷了快速的增長。IC材料和設計方面的技術進步已經產生了幾代IC，其中每一代都比上一代具有更小和更復雜的電路。這樣的進步增加了IC加工和制造的復雜性和挑戰。

垂直導電溝槽MOSFET(metal oxide semiconductor field effecttransistors，金屬氧化物半導體場效應晶體管)可以用作功率電子器件。當溝槽MOSFET處于導通狀態時，電流在源極區和襯底之間垂直流動。減小MOSFET的單元間距對于減小器件尺寸和增加半導體芯片上有源器件的數量至關重要。此外，單元間距也會影響器件性能，例如在器件導通時源極與漏極之間的電阻率(Rdson)。減小單元間距受到制造工藝技術的限制，例如光刻工具解決最小臨界尺寸和對準不同圖案化層的能力。在這種情況下，提出以下公開內容。

發明內容

根據本公開的一個實施例，提供了一種制造半導體器件的方法，包括：在襯底的外延層上方形成硬掩模，其中，所述外延層具有N型雜質；在所述硬掩模上方形成經圖案化的掩模；使用所述經圖案化的掩模作為蝕刻掩模來蝕刻所述硬掩模和所述外延層，以在所述外延層中形成溝槽，其中，所述硬掩模的剩余部分覆蓋所述外延層的最上表面，并且所述溝槽暴露所述外延層的側壁；通過沿著與所述外延層的所述最上表面的法線不平行的傾斜方向將p型離子束引導到所述溝槽中來形成P阱區域，其中，在將所述p型離子束引導到所述溝槽中期間，通過所述硬掩模的所述剩余部分保護所述外延層的所述最上表面免受所述p型離子束的影響；以及在將所述p型離子束引導到所述溝槽中之后，在所述溝槽中形成柵極結構。

根據本公開的另一實施例，提供了一種制造半導體器件的方法，包括：在襯底的外延層上方形成硬掩模，其中，所述外延層具有N型雜質；經由開口蝕刻所述硬掩模和所述外延層以在所述外延層中形成溝槽，其中，所述硬掩模的剩余部分覆蓋所述外延層的最上表面，并且所述溝槽暴露所述外延層的側壁；在所述外延層上方沉積第一氧化物層并且過度填充所述溝槽；回蝕所述第一氧化物層，直到所述外延層的所述側壁被所述溝槽暴露為止；形成第二氧化物層，所述第二氧化物層覆蓋被所述溝槽暴露的所述外延層的所述側壁；在形成所述第二氧化物層之后，在所述外延層中形成P阱區域；移除所述硬掩模的所述剩余部分、所述第一氧化物層和所述第二氧化物層；以及在所述溝槽中形成柵極結構。

根據本公開的又一實施例，提供了一種半導體器件，包括：襯底，具有半導體區域和位于所述半導體區域上方的外延層；第一柵極結構和第二柵極結構，設置在所述外延層中，所述第一柵極結構和所述第二柵極結構具有圓形底表面，其中，所述外延層具有橫向位于所述第一柵極結構與所述第二柵極結構之間的P阱區域，并且所述P阱區域中的摻雜劑濃度沿著從所述第一柵極結構到所述第二柵極結構的方向變化。

附圖說明

當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準實踐，各種特征未按比例繪制。實際上，為了清楚討論，可以任意增加或減小各種特征的尺寸。

圖1至圖14是根據本公開的一些實施例的處于各個制造階段的半導體器件的橫截面視圖。

圖15A和圖15B是根據本公開的一些實施例的用于形成半導體器件的方法。

圖16是根據本公開的一些實施例的半導體器件的橫截面視圖。