[發明專利]一種內嵌FPGA的眾核架構及其數據處理方法

在審

• 申請號: 202010183253.2
• 申請日: 2020-03-16
• 公開（公告）號: CN113407479A
• 公開（公告）日: 2021-09-17
• 發明（設計）人: 谷麗;何偉
• 申請（專利權）人: 北京靈汐科技有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F9/38
• 代理公司: 北京君泊知識產權代理有限公司 11496
• 代理人: 王程遠

本發明公開了一種內嵌FPGA的眾核架構及其數據處理方法，所述眾核架構包括眾核陣列，所述眾核陣列包括多個計算核和至少一個集成FPGA的處理核，所述處理核與所述多個計算核設置同步時鐘，所述處理核與其相鄰的計算核通過核間路由進行通信，當前計算核的計算數據通過核間路由從計算核傳輸至至少一個處理核中的FPGA計算單元進行運算。本發明的有益效果為：通過在眾核陣列中集成FPGA的處理核，處理核與其相鄰的計算核通過核間路由進行通信，當前計算核的計算數據通過核間路由從計算核傳輸至至少一個處理核中的FPGA計算單元進行運算，節省了處理時間，提高了運算效率。

技術領域

本發明涉及眾核架構技術領域，具體而言，涉及一種內嵌FPGA的眾核架構及其數據處理方法。

背景技術

現有的眾核架構在遇到不支持的算法或運算指令時，通常是將數據傳送到芯片外的CPU進行處理，待CPU處理完成后，再將結果返回芯片的核內繼續下一個算法或運算指令的運算。這種方式會在取指和譯碼等方面耗費大量的時間。

發明內容

為解決上述問題，本發明的目的在于提供一種內嵌FPGA的眾核架構及其數據處理方法，能夠節省處理時間，提高運算效率。

本發明提供了一種內嵌FPGA的眾核架構，包括：眾核陣列，所述眾核陣列包括多個計算核和至少一個集成FPGA的處理核，所述處理核與所述多個計算核設置同步時鐘，所述處理核與其相鄰的計算核通過核間路由進行通信。

作為本發明進一步的改進，所述計算核包括AI計算單元、存儲單元和路由，所述處理核包括FPGA計算單元、存儲單元和路由，所述處理核與所述多個計算核的存儲單元和路由配置相同。

作為本發明進一步的改進，所述計算核包括AI計算單元、存儲單元和路由，所述處理核包括FPGA計算單元、存儲單元和路由，所述處理核與所述多個計算核的存儲單元的存儲容量不同。

作為本發明進一步的改進，所述眾核陣列為二維矩陣網絡、二維環形網絡、二維星形網絡或三維層級網絡。

作為本發明進一步的改進，所述眾核陣列為二維矩陣網絡，至少一個所述處理核設置于所述眾核陣列的邊角處，所述處理核通過兩條核間路由路徑與其相鄰的兩個計算核進行通信。

作為本發明進一步的改進，所述眾核架構包括多個處理核，所述多個處理核對稱設置于所述眾核陣列的邊角處。

作為本發明進一步的改進，所述眾核陣列為二維矩陣網絡，至少一個所述處理核設置于所述眾核陣列的內部，所述處理核通過四條核間路由路徑與其相鄰的四個計算核進行通信。

作為本發明進一步的改進，所述眾核架構包括多個處理核，所述多個處理核對稱設置于所述眾核陣列的內部的對角線上。

本發明還提供了一種內嵌FPGA的眾核架構的數據處理方法，采用所述的一種內嵌FPGA的眾核架構，所述數據處理方法包括：當前計算核無法處理的計算數據通過核間路由從當前計算核傳輸至至少一個處理核中進行運算。

作為本發明進一步的改進，當前計算核無法處理的計算數據通過核間路由從當前計算核傳輸至至少一個所述處理核中的FPGA計算單元進行運算，所述FPGA計算單元運算完畢后，將運算結果通過核間路由傳輸至下一個計算核繼續運算。

作為本發明進一步的改進，將單個運算任務切分成若干個子運算任務，并將所述若干個子運算任務分配至至少一個所述處理核與所述多個計算核中級進行處理；

t-1時刻，核a處理對應的子運算任務，并將處理得到的數據傳輸至核b；

t時刻，核b接收所述核a傳輸的數據并繼續處理，并將處理得到的數據傳輸至核c；

t+1時刻，核c接收所述核b傳輸的數據并繼續處理，并將處理得到的數據傳輸至其他核繼續處理；