[發明專利]一種FPGA中配置控制器驗證方法、系統及設備

有效

• 申請號: 202010177042.8
• 申請日: 2020-03-13
• 公開（公告）號: CN111352025B
• 公開（公告）日: 2020-12-11
• 發明（設計）人: 高曉倩;王潘豐;崔運東;王海力
• 申請（專利權）人: 京微齊力（深圳）科技有限公司
• 主分類號: G01R31/3185
• 分類號: G01R31/3185;G01R31/317
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種FPGA中配置控制器驗證方法、系統及設備，將FPGA中配置控制器的驗證分為兩個階段，首先對根據FPGA配置信息生成的第一碼流進行修改，利用修改后的第二碼流對配置控制器進行第一驗證；第一驗證通過后，再利用第一碼流進行第二驗證，單獨驗證循環冗余校驗使能后是否正確。由于修改在第二碼流的碼流結構中形成循環冗余校驗不使能，與第一碼流相比，縮短了碼流長度，利用修改過的第二碼流同樣可以將配置控制器各個功能驗證到，保證驗證的完整性；另外，由于縮短了碼流的長度，在多次驗證過程中，使得整體驗證時間大大縮短。

技術領域

本發明涉及集成電路測試技術領域，具體涉及一種FPGA中配置控制器驗證方法、系統及設備。

背景技術

FPGA(Field Programmable Gate Array，現場可編程邏輯門陣列)是在PAL、GAL等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。

開發FPGA芯片時，驗證配置控制器是關鍵，配置控制器就是FPGA的心臟，只有配置控制器驗證正確，其他模塊才能驗證。

目前，驗證FPGA中配置控制器用到的驗證碼流都是軟件自動生成的碼流，設計人員所驗證的配置控制器都帶著FPGA內部模塊；如果FPGA內部資源量大，就會使得驗證時間增加，驗證FPGA其他模塊就會滯后。

發明內容

本發明實施例的目的在于提供一種FPGA中配置控制器驗證方法、系統及設備，用于解決目前FPGA內部資源量大導致的FPGA中配置控制器驗證時間增加的技術問題。

為了實現本發明的目的，本發明所采用的技術方案為：

第一方面，本發明提供了一種FPGA中配置控制器驗證方法，所述方法包括：采集FPGA配置信息并生成包含循環冗余校驗字段的第一碼流；對所述第一碼流進行修改，在碼流結構中修改循環冗余校驗賦值，形成循環冗余校驗不使能，并縮短碼流長度，生成第二碼流；向所述配置控制器中送入所述第二碼流和采樣模式腳，進行第一驗證，在所述第一驗證中，旁路循環冗余校驗；及當所述第一驗證通過后，向所述配置控制器中送入所述第一碼流和采樣模式腳，進行第二驗證，單獨驗證循環冗余校驗使能后是否正確。

進一步地，在向所述配置控制器中送入所述第二碼流和采樣模式腳之前，所述方法還包括：完成上電；待所述配置控制器內配置寄存器清空后接收第一清空標志信號。

進一步地，在向所述配置控制器中送入所述第一碼流和采樣模式腳之前，所述方法還包括：完成上電；待所述配置控制器內配置寄存器清空后接收第二清空標志信號。

優選地，所述第一碼流包括具有完整驗證功能碼流結構的全碼流，所述全碼流的碼流結構包括：依次排列的空字字段、初始幀同步字字段、設置配置寄存器值字段、加載第一配置數據字段、循環冗余校驗字段和完成加載第一配置鏈組結束信號字段。

進一步地，所述全碼流經修改后生成的第二碼流的碼流結構包括：依次排列的空字字段、初始幀同步字字段、設置配置寄存器值字段、旁路循環冗余校驗字段、加載由第一配置數據縮短碼流后形成的第二配置數據字段和完成加載第二配置鏈組結束信號字段。

進一步地，所述第一驗證包括：根據所述采樣模式腳的M賦值識別FPGA配置模式，M賦值為0時，為主動配置模式，M賦值為1時，為被動配置模式；驗證碼流位寬，被動配置模式下，根據空字判斷碼流位寬；主動配置模式下，自動略過空字驗證；驗證初始幀同步字，在主動配置模式下，根據fls_sel賦值驗證S-flash的傳輸模式；根據Cpr_en賦值驗證壓縮使能；在主動配置模式下，驗證初始幀后面的比特流長度；根據設置配置寄存器值字段的芯片ID驗證器件ID；旁路循環冗余校驗；驗證加載第二配置數據；啟動完成加載第二配置鏈組結束信號。