[發明專利]一種針對FPGA可動態擴展的軟件布線結構建模方法和裝置

在審

• 申請號: 202010176545.3
• 申請日: 2020-03-13
• 公開（公告）號: CN111414725A
• 公開（公告）日: 2020-07-14
• 發明（設計）人: 王鑫楠;劉洋
• 申請（專利權）人: 中科億海微電子科技（蘇州）有限公司
• 主分類號: G06F30/34
• 分類號: G06F30/34;G06F30/327;G06F30/392
• 代理公司: 北京市中聞律師事務所 11388
• 代理人: 馮夢洪

1.一種針對FPGA可動態擴展的軟件布線結構建模方法，其特征在于：其包括以下步驟：

(1)建立FPGA系列Series信息，Series信息包含FPGA芯片所能調用的全部基本模塊Tile的信息集合，建立Series信息等同于構建一個Tile庫信息，以便通過Tile名在Tile庫中搜索得到對應的Tile對象信息；

(2)建立FPGA器件Device信息，器件都有從屬的系列屬性，在系列信息確定的前提下，選擇器件所屬系列，使用系列下基本模塊集合信息創建器件數據；提供定制FPGA器件的排布信息來建立定制器件的結構信息，排布信息包括芯片規模以及每個坐標位置下放置的Tile的類型信息。

2.根據權利要求1所述的針對FPGA可動態擴展的軟件布線結構建模方法，其特征在于：所述步驟(1)包括以下分步驟：

(1.1)提取Tile內部組件所映射的布線資源圖中對應有向圖的有效點集合；

(1.2)建立Tile布線結構內部有效點的連接信息，將Tile內部有效點的連接信息劃分內部連接和外部連接兩個方面，內部連接指有效點與所屬Tile結構內部其他有效點的連接，外部連接指有效點與所屬Tile之外的其他Tile的有效點的連接。

3.根據權利要求2所述的針對FPGA可動態擴展的軟件布線結構建模方法，其特征在于：所述步驟(1.1)中，由對應的硬件設計人員分別提供的Tile的層次化的verilog格式網表文件作為輸入文件，每個Tile對應一個verilog格式網表文件來描述Tile的內部硬件結構；采用iverilog開源程序進行解析，解析得到Tile對象內部所有模塊與模塊調用實例的層次化分布的結果信息，該結果信息是每個Tile包含一個頂層模塊以及頂層模塊下的調用模塊的實例信息，而每個調用模塊實例又包含模塊定義信息以及模塊內部實例調用信息，解析直至得到最底層的模塊定義以及實例信息。

4.根據權利要求3所述的針對FPGA可動態擴展的軟件布線結構建模方法，其特征在于：所述步驟(1.1)中，提取Tile內部有效點集合借助arc_guide.xml輔助建模文件，文件依據Tile內部模塊的功能性對所有模塊定義一個布線屬性標簽，并且定義每個模塊需要建立有效點列表信息，其中包含每個有效點的類型及名字信息，將所有Tile內部模塊屬性定義全部存放在arc_guide.xml文件中，文件從屬于當前系列。

5.根據權利要求4所述的針對FPGA可動態擴展的軟件布線結構建模方法，其特征在于：所述步驟(1.1)中，通過iverilog開源庫解析得到Tile內部模塊和調用信息以及通過解析arc_guide文件得到Tile內部各個模塊的布線屬性標簽以及有效點定義列表信息后，提取Tile內部全部有效點集合信息：從Tile頂層模塊的調用模塊實例開始遍歷，分別取得每個調用模塊的標簽屬性，依據標簽屬性判斷是繼續遍歷模塊實例內部調用的實例還是直接獲取實例模塊在arc_guide文件中定義的有效點信息并將有效點集合加入Tile的有效點集合信息中，如果是繼續遍歷，對調用實例采取相同的操作，在arc_guide信息中搜索模塊對應的有效點集合信息，并同樣加入Tile的有效點集合信息中，直至Tile的頂層模塊調用實例全部遍歷完成，獲得Tile全部有效點集合信息。

6.根據權利要求5所述的針對FPGA可動態擴展的軟件布線結構建模方法，其特征在于：所述步驟(1.2)中，建立Tile有效點的內部連接信息來源于有效點所屬Tile的硬件結構描述文件，其為verilog文件，通過iverilog開源庫解析除了得到Tile頂層模塊以及調用模塊實例信息外，同時得到當前Tile內部的線網Wire集合以及調用實例的端口連接信號信息，將之轉化為調用實例之間的連接關系，進而轉化為調用實例對應的有效點之間連接關系。