[發明專利]半導體結構及其形成方法

在審

• 申請號: 202010175901.X
• 申請日: 2020-03-13
• 公開（公告）號: CN113394098A
• 公開（公告）日: 2021-09-14
• 發明（設計）人: 韓秋華;王艷良
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/423;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 吳凡

一種半導體結構及其形成方法，形成方法包括：提供基底；在基底上形成偽柵結構；在偽柵結構的側壁上形成側墻層；以垂直于偽柵結構的延伸方向為橫向，橫向刻蝕側墻層之間的偽柵結構，在側墻層之間形成第一開口；對第一開口的側壁進行橫向補償刻蝕處理，用于露出側墻層，形成第二開口；在第二開口中形成分隔層；形成分隔層后，去除偽柵結構，在側墻層之間形成柵極開口；在柵極開口中形成柵極結構。本發明實施例中，對第一開口的側壁進行橫向補償刻蝕處理能夠露出側墻層，從而使得分隔層直接與側墻層接觸，相應的，去除偽柵結構后，形成在分隔層兩側的柵極結構不易橋接，有利于提高半導體結構的電學性能。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(short-channel effects，SCE)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；柵極結構也從原來的多晶硅柵極結構向柵極結構轉變，柵極結構中的功函數層能夠調整半導體結構的閾值電壓。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，提升半導體結構的性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底；在所述基底上形成偽柵結構；在所述偽柵結構的側壁上形成側墻層；以垂直于所述偽柵結構的延伸方向為橫向，橫向刻蝕所述側墻層之間的偽柵結構，在所述側墻層之間形成第一開口；對所述第一開口的側壁進行橫向補償刻蝕處理，用于露出所述側墻層，形成第二開口；在所述第二開口中形成分隔層；形成所述分隔層后，去除所述偽柵結構，在所述側墻層之間形成柵極開口；在所述柵極開口中形成柵極結構。

可選的，所述第二開口的形成步驟還包括：進行所述橫向補償刻蝕處理后，刻蝕所述第二開口側壁部分厚度的所述側墻層，在所述側墻層中形成凹槽。

可選的，采用SiCoNi刻蝕工藝進行所述橫向補償刻蝕處理。

可選的，所述橫向補償刻蝕處理的工藝參數包括：刻蝕氣體包括NF₃，NF₃的流量為2sccm至500sccm，腔室壓強為500mTorr至10000mTorr，源功率為50W至500W。

可選的，采用SiCoNi刻蝕工藝刻蝕所述第二開口側壁部分厚度的所述側墻層。

可選的，刻蝕所述第二開口側壁部分厚度的所述側墻層的過程中，所述凹槽的橫向尺寸為0.5納米至5納米。

可選的，刻蝕所述第二開口側壁部分厚度的所述側墻層的過程中，在所述偽柵結構的延伸方向上，所述凹槽的尺寸為0.5納米至5納米。

可選的，刻蝕所述第二開口側壁部分厚度的所述側墻層的工藝參數包括：刻蝕氣體包括NF₃和NH₃，NF₃的流量為2sccm至500sccm，NH₃的流量為5sccm至500sccm，腔室壓強為500mTorr至10000mTorr，源功率為50W至500W。