[發明專利]3D存儲器件及其制造方法

有效

• 申請號: 202010174271.4
• 申請日: 2020-03-13
• 公開（公告）號: CN111326525B
• 公開（公告）日: 2023-09-26
• 發明（設計）人: 張紅;李思晢;盧峰;高晶;周文斌
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B43/35
• 分類號: H10B43/35;H10B43/27
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;李向英

本申請公開了一種3D存儲器件及其制造方法。該3D存儲器件的制造方法包括：在襯底上形成疊層結構；形成貫穿疊層結構的溝道孔與偽溝道孔；分別在溝道孔與偽溝道孔的內表面形成堆疊的柵介質層、電荷存儲層、隧穿介質層以及半導體犧牲層，襯底與半導體犧牲層至少被柵介質層、電荷存儲層以及隧穿介質層分隔；在偽溝道孔上方形成阻擋層，阻擋層封閉偽溝道孔；形成貫穿半導體犧牲層、隧穿介質層、電荷存儲層以及柵介質層形成的通孔，通孔位于溝道孔底部；形成通孔后，刪除阻擋層，其中，在形成通孔時，阻擋層至少保護位于偽溝道孔底部的半導體犧牲層、隧穿介質層、電荷存儲層以及柵介質層不被去除。

技術領域

本發明涉及存儲器技術，更具體地，涉及3D存儲器件及其制造方法。

背景技術

半導體技術的發展方向是特征尺寸的減小和集成度的提高。對于存儲器件而言，存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。

為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。該3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。在3D存儲器件中，一般采用柵疊層結構以及溝道柱提供選擇晶體管和存儲晶體管，采用導電通道形成外圍電路與存儲單元的互聯，采用偽溝道柱提供機械支撐。

在現有技術中，溝道柱與偽溝道柱是采用相同工藝共同完成的，因此，偽溝道柱與溝道柱的結構相似，并與襯底形成電連接。然而偽溝道柱是用于提供機械支撐的，與襯底電連接后會形成無關的電路，增加器件功耗。此外，偽溝道柱在與襯底形成電連接的步驟中會用到刻蝕工藝，長時間的刻蝕會造成偽溝道孔側壁損傷，使得柵極導體層穿過柵介質層與偽溝道柱中的其他結構接觸，進一步影響器件的可靠性。

因此，希望進一步改進3D存儲器件的制造工藝，從而提高3D存儲器件的良率。

發明內容

本發明的目的是提供一種改進的3D存儲器件及其制造方法，通過在偽溝道孔上方形成封閉偽溝道孔的阻擋層，在形成通孔的步驟中，阻擋層至少保護位于偽溝道孔底部的半導體犧牲層、隧穿介質層、電荷存儲層以及柵介質層不被去除，避免了在偽溝道孔中形成無關電路的問題。

根據本發明的一方面，提供了一種3D存儲器件的制造方法，包括：在襯底上形成疊層結構，包括交替堆疊的多個層間犧牲層與層間絕緣層；形成貫穿所述疊層結構的溝道孔與偽溝道孔；分別在所述溝道孔與所述偽溝道孔的內表面形成堆疊的柵介質層、電荷存儲層、隧穿介質層以及半導體犧牲層，所述襯底與所述半導體犧牲層至少被所述柵介質層、所述電荷存儲層以及所述隧穿介質層分隔；在所述偽溝道孔上方形成阻擋層，所述阻擋層封閉所述偽溝道孔；形成貫穿所述半導體犧牲層、隧穿介質層、電荷存儲層以及柵介質層的通孔，所述通孔位于所述溝道孔的底部；形成所述通孔后，刪除所述阻擋層。

優選地，在形成所述通孔之前，還包括在所述溝道孔側壁形成保護層，其中，在形成所述通孔時，所述保護層至少保護位于所述溝道孔的半導體犧牲層、隧穿介質層、電荷存儲層以及柵介質層不被去除。

優選地，所述阻擋層具有露出所述溝道孔的開口，所述開口為圓臺狀，在形成所述保護層時，至少部分所述保護層的材料經所述開口落入所述溝道孔中。

優選地，所述保護層的材料包括碳。

優選地，形成所述阻擋層的步驟包括：在所述溝道孔與所述偽溝道孔上方形成介電層，以封閉所述溝道孔與所述偽溝道孔；在所述介電層上形成掩模層，所述掩模層的位置與所述偽溝道孔對應；采用第一刻蝕工藝去除位于所述溝道孔上方的介電層，以重新暴露所述溝道孔；以及采用第二刻蝕去工藝刻蝕所述介電層形成所述斜面，其中，剩余所述介電層作為所述阻擋層。

優選地，形成所述介電層的方法包括化學氣相沉積。

優選地，形成所述介電層的材料包括硅酸乙酯。