[發明專利]數據轉發的方法及裝置

在審

• 申請號: 202010172259.X
• 申請日: 2020-03-12
• 公開（公告）號: CN111752611A
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 徐偉哲;張家旗;周嘉賢
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/38
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 李慶波

本發明描述了關于以減少的硬件復雜度解決數據危險的編譯程序分配的特殊寄存器的各種示例。處理器包括排列在指令集架構中的多個硬件元件。所述處理器分配關于執行指令的一個或多個轉發寄存器。所述處理器也基于所述指令來執行算術操作，所述指令的數據從所述指令集架構的多個路輸入，以致利用所述一個或多個轉發寄存器用于所述指令集架構的多個路之間的數據轉發。

技術領域

本發明通常涉及計算機架構，以及更具體地，涉及減少硬件復雜性的解決數據危險(data hazard)的編譯程序分配(compiler-allocated)的特殊寄存器。

背景技術

除非在此另有指示，本節所描述的方法不是下文所列權利要求的背景技術，以及不因為包括于本節而被承認為背景技術。

在計算系統中，指令管線(instruction pipelining)是計算機架構中用于在單個處理器中實現指令級并行性(parallelism)的技術。進來的指令可以被拆分成一系列的順序步驟，由不同的功能單元來執行。在管線中，當指令嘗試在數據在寄存器文件(registerfile)中可用之前使用該數據時，可能會發生數據危險，以及當當前操作需要等待還未完成的早先操作的結果時，數據危險會導致管線暫停(pipeline stall)。因此，操作數(operand)轉發(或數據轉發)是用于避免或最小化管線停滯的技術。在現有設計中，硬件支持的轉發用于給定功能單元傾向于涉及具有許多MUX以及比較器的復雜多工器(multiplexor，MUX)設計，但是復雜MUX設計傾向于導致功率泄露(power leakage)。硬件需要執行許多先決條件，例如，檢查轉發結果是否已經被寫入管線，比較以及決定哪一操作數應當使用轉發結果，以及決定轉發結果來自于管線的哪一階段。在為極長指令(very longinstruction word，VLIW)設計的架構中，多功能單元的轉發硬件支持是必要的。在這種情況下，MUX設計更加復雜以及傾向于有更多功率泄露。此外，在VLIW處理器中，指令通常由編譯程序調度。在一些情況下，每一指令可以是32比特長，其中3比特專用于轉發信息。

發明內容

后文的概述僅是說明性的以及不旨在以任何方式進行限制。即，后文的概述被提供來介紹本文所描述的新穎以及非顯而易見技術的概念、亮度、益處以及優勢。所選擇實施例被進一步在以下細節描述中進行描述。因此，后續概述不旨在識別所要求保護主題的基本特征，也不旨在用于決定所要求保護主題的范圍。

根據本發明的所提出的方案與以減少的硬件復雜性解決數據危險的編譯程序分配的特殊寄存器。在所提出的方案下，數據轉發可以由相對于傳統設計具有較少硬件復雜性的編譯程序來支持。此外，所提出的方案利用特殊寄存器來從VLIW架構的不同路(插槽)遞送轉發信息。

一方面，方法可以涉及裝置的處理器分配關于執行指令的一個或多個轉發寄存器。所述方法也涉及所述處理器基于所述指令來執行算術操作，所述指令的數據從指令集的不同路輸入，以致利用所述一個或多個轉發寄存器用于所述指令集的不同路之間的數據轉發。

另一方面，裝置可以包括處理器。所述處理器可以包括排列在指令集架構中的硬件元件。所述處理器可用于分配關于執行指令的一個或多個轉發寄存器。所述處理器還可以用于基于所述指令執行算術操作，所述指令的數據從所述指令集架構的不同路輸入，以致利用所述一個或多個轉發寄存器用于所述指令集架構的不同路之間的數據轉發。

附圖說明

附圖被包括來提供本發明的進一步理解以及被并入并構成本發明的一部分。圖示說明了本發明的實施例，以及與描述一起用于解釋本發明的原理。能理解，由于為了說明本發明的概念一些元件被示出與實際實施例不成比例，附圖不需要按比例繪制。

圖1示出了可以用于實施根據本發明的所提出方案的示例性特殊寄存器分配。

圖2示出了根據本發明實施例的示例情景。

圖3A以及圖3B示出了根據本發明實施例的示例情景。