[發(fā)明專利]數(shù)據(jù)轉(zhuǎn)發(fā)的方法及裝置

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• 申請(qǐng)?zhí)枺?/td>: 202010172259.X
• 申請(qǐng)日: 2020-03-12
• 公開(kāi)（公告）號(hào): CN111752611A
• 公開(kāi)（公告）日: 2020-10-09
• 發(fā)明（設(shè)計(jì)）人: 徐偉哲;張家旗;周嘉賢
• 申請(qǐng)（專利權(quán)）人: 聯(lián)發(fā)科技股份有限公司
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30;G06F9/38
• 代理公司: 深圳市威世博知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44280
• 代理人: 李慶波

1.一種數(shù)據(jù)轉(zhuǎn)發(fā)方法，其特征在于，所述方法包括：

由處理器分配關(guān)于執(zhí)行指令的一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器；以及

由所述處理器基于所述指令來(lái)執(zhí)行算術(shù)操作，所述指令的數(shù)據(jù)從指令集架構(gòu)的多個(gè)路輸入，以致利用所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器用于所述指令集架構(gòu)的所述多個(gè)路之間的數(shù)據(jù)轉(zhuǎn)發(fā)。

2.如權(quán)利要求1所述的數(shù)據(jù)轉(zhuǎn)發(fā)方法，其特征在于，其中所述執(zhí)行所述算術(shù)操作包括通過(guò)所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器從所述指令集架構(gòu)的不同路遞送轉(zhuǎn)發(fā)信息到所述處理器的一個(gè)或多個(gè)硬件元件。

3.如權(quán)利要求2所述的數(shù)據(jù)轉(zhuǎn)發(fā)方法，其特征在于，其中通過(guò)所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器從所述指令集架構(gòu)的不同路遞送所述轉(zhuǎn)發(fā)信息到所述處理器的所述一個(gè)或多個(gè)硬件元件包括在沒(méi)有額外編碼比特字段的情況下遞送所述轉(zhuǎn)發(fā)信息。

4.如權(quán)利要求2所述的數(shù)據(jù)轉(zhuǎn)發(fā)方法，其特征在于，其中通過(guò)所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器從所述指令集架構(gòu)的不同路遞送所述轉(zhuǎn)發(fā)信息到所述處理器的所述一個(gè)或多個(gè)硬件元件包括在管線的兩個(gè)階段內(nèi)將數(shù)據(jù)維持在轉(zhuǎn)發(fā)寄存器中而不寫(xiě)回寄存器文件。

5.如權(quán)利要求2所述的數(shù)據(jù)轉(zhuǎn)發(fā)方法，其特征在于，其中通過(guò)所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器從所述指令集架構(gòu)的不同路遞送所述轉(zhuǎn)發(fā)信息到所述處理器的所述一個(gè)或多個(gè)硬件元件包括在管線的兩個(gè)階段內(nèi)將數(shù)據(jù)維持在轉(zhuǎn)發(fā)寄存器中而不寫(xiě)入下一個(gè)階段。

6.如權(quán)利要求1所述的數(shù)據(jù)轉(zhuǎn)發(fā)方法，其特征在于，其中所述分配所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器包括分配至少第一轉(zhuǎn)發(fā)寄存器以及第二轉(zhuǎn)發(fā)寄存器，其中所述第一轉(zhuǎn)發(fā)寄存器被用于所述指令集架構(gòu)的第一路的數(shù)據(jù)轉(zhuǎn)發(fā)，其中所述第二轉(zhuǎn)發(fā)寄存器用于所述指令集架構(gòu)的第二路的數(shù)據(jù)轉(zhuǎn)發(fā)，其中所述指令集架構(gòu)包括極長(zhǎng)指令架構(gòu)，以及其中所述分配一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器包括執(zhí)行編譯程序來(lái)提供所述指令用于所述極長(zhǎng)指令架構(gòu)中的執(zhí)行。

7.如權(quán)利要求6所述的數(shù)據(jù)轉(zhuǎn)發(fā)方法，其特征在于，其中所述執(zhí)行所述算術(shù)操作包括：

對(duì)第一操作數(shù)以及第二操作數(shù)執(zhí)行第一操作來(lái)提供第一結(jié)果，所述第一結(jié)果被存儲(chǔ)在所述第一轉(zhuǎn)發(fā)寄存器中；

對(duì)第三操作數(shù)以及第四操作數(shù)執(zhí)行第二操作來(lái)提供第二結(jié)果，所述第二結(jié)果被存儲(chǔ)在所述第二轉(zhuǎn)發(fā)寄存器中；

通過(guò)轉(zhuǎn)發(fā)所述第一結(jié)果以及所述第二結(jié)果到執(zhí)行第三操作的功能單元，使用所述第一結(jié)果以及所述第二結(jié)果作為操作數(shù)執(zhí)行所述第三操作來(lái)提供第三結(jié)果。

8.如權(quán)利要求6所述的數(shù)據(jù)轉(zhuǎn)發(fā)方法，其特征在于，其中所述分配所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器進(jìn)一步包括分配延遲的轉(zhuǎn)發(fā)寄存器，其存儲(chǔ)不需要被寫(xiě)入寄存器文件的數(shù)據(jù)。

9.一種數(shù)據(jù)轉(zhuǎn)發(fā)裝置，其特征在于，所述裝置包括：

處理器，包括排列在指令集架構(gòu)中的多個(gè)硬件元件，所述處理器用于：

分配關(guān)于執(zhí)行指令的一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器；以及

基于所述指令來(lái)執(zhí)行算術(shù)操作，所述指令的數(shù)據(jù)從所述指令集架構(gòu)的多個(gè)路輸入，以致利用所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器用于所述指令集架構(gòu)的所述多個(gè)路之間的數(shù)據(jù)轉(zhuǎn)發(fā)。

10.如權(quán)利要求9所述的數(shù)據(jù)轉(zhuǎn)發(fā)裝置，其特征在于，其中在執(zhí)行所述算術(shù)操作時(shí)，所述處理器用于通過(guò)所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器從所述指令集架構(gòu)的不同路遞送轉(zhuǎn)發(fā)信息到所述處理器的所述多個(gè)硬件元件中的一個(gè)或多個(gè)硬件元件。

11.如權(quán)利要求10所述的數(shù)據(jù)轉(zhuǎn)發(fā)裝置，其特征在于，其中在所述通過(guò)所述一個(gè)或多個(gè)轉(zhuǎn)發(fā)寄存器從所述指令集架構(gòu)的不同路遞送轉(zhuǎn)發(fā)信息到所述處理器的所述一個(gè)或多個(gè)硬件元件時(shí)，所述處理器在沒(méi)有額外編碼比特字段的情況下遞送所述轉(zhuǎn)發(fā)信息。