[發明專利]一種測試結構及半導體器件

有效

• 申請號: 202010171415.0
• 申請日: 2020-03-12
• 公開（公告）號: CN111341834B
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 湯志林;王卉;付永琴
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L23/58;H01L21/66
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供的一種測試結構及半導體器件，所述測試結構包括第一摻雜類型區和第二摻雜類型區，所述第一摻雜類型區包括至少一個摻雜深度的子區域，每個子區域具有至少一個第一有源區；所述第二摻雜類型區，包括至少一個摻雜深度的子區域，每個子區域具有至少一個第二有源區；所述第一摻雜類型區和所述第二摻雜類型區相鄰設置，所述第一有源區和第二有源區串聯，形成串聯電路，并通過所述串聯電路檢測所述測試結構的電流。本發明通過將所述第一有源區和第二有源區集中設置在測試結構中，可以快速及時的監測出有源區電流短路的問題，還可以節約測試結構的面積。

技術領域

本發明屬于集成電路制造技術領域，特別涉及一種測試結構及半導體器件。

背景技術

WAT(Wafer?acceptance?test，晶圓驗收測試)是在工藝流程結束后對芯片做的電性測量，用來檢驗各段工藝流程是否符合標準，測試項目包括器件特性測試、電容測試、接觸電阻測試、擊穿測試等。

在快閃存儲器的WAT中，發現在晶圓的P型摻雜區的短路測試時出現了快閃存儲器的漏電失效問題，也就是出現了電流短路的問題。經過分析發現為襯底上STI(淺溝槽隔離區)蝕刻不完整引起的。

發明內容

本發明提供了一種測試結構及半導體器件，以監測STI蝕刻不完整引起的電流短路問題。

為解決上述技術問題，本發明提供了一種測試結構，包括：

第一摻雜類型區，包括至少一個摻雜深度的子區域，每個所述子區域具有至少一個第一有源區；

第二摻雜類型區，包括至少一個摻雜深度的子區域，每個所述子區域具有至少一個第二有源區；

所述第一摻雜類型區和所述第二摻雜類型區相鄰設置，所述第一有源區和第二有源區串聯，形成串聯電路，并通過所述串聯電路檢測所述測試結構的電流。

可選的，所述第一摻雜類型區包括第一子區域、第二子區域和第三子區域，所述第一子區域、第二子區域和第三子區域通過淺溝槽隔離結構間隔。

進一步的，第一子區域的第一有源區、第二子區域的第一有源區和第三子區域的第一有源區平行設置，且每個所述第一有源區之間通過淺溝槽隔離結構間隔開。

更進一步的，所述第一子區域中相鄰的第一有源區平行設置，第二子區域中相鄰的第一有源區平行設置，第三子區域中相鄰的第一有源區平行設置，且每個所述第一有源區之間通過STI間隔開。

可選的，所述第二摻雜類型區包括第四子區域、第五子區域和第六子區域，所述第四子區域、第五子區域和第六子區域通過淺溝槽隔離結構間隔。

進一步的，所述第四子區域的第二有源區、第五子區域的第二有源區和第六子區域的第二有源區平行設置，且每個所述第二有源區之間通過淺溝槽隔離結構間隔開。

更進一步的，所述第四子區域中相鄰的第二有源區平行設置，所述第五子區域中相鄰的第二有源區平行設置，所述第六子區域中相鄰的第二有源區平行設置，且每個所述第二有源區之間通過淺溝槽隔離結構間隔開。

可選的，還包括連接點，所述連接點設置在所述第一有源區和第二有源區上，所述第一有源區和第二有源區的通過連接所述連接點將所述第一有源區和第二有源區串聯。

本發明還提供了一種半導體器件，包括上述所述的測試結構。

可選的，還包括功能結構，所述功能結構和測試結構相鄰設置。

與現有技術相比，本發明具有以下有益效果：