[發明專利]一種平電場溝槽半導體芯片終端結構及其制備方法

在審

• 申請號: 202010170752.8
• 申請日: 2020-03-12
• 公開（公告）號: CN113394264A
• 公開（公告）日: 2021-09-14
• 發明（設計）人: 趙家寬;曾丹;史波;趙浩宇;劉勇強
• 申請（專利權）人: 珠海格力電器股份有限公司;珠海零邊界集成電路有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/40
• 代理公司: 北京聿宏知識產權代理有限公司 11372
• 代理人: 吳大建;張杰

本發明公開了一種平電場溝槽功率半導體芯片及其制備方法，所述芯片包括：位于N型襯底之上的P區和P+區，位于N型襯底的上表面的凹型溝槽，位于溝槽的底部及N型襯底表面的氧化層，位于氧化層之上的多晶硅場板，位于多晶硅場板及未被所述多晶硅場板覆蓋的氧化層表面之上的絕緣層，位于絕緣層之上的金屬場板，位于金屬場板及未被金屬場板覆蓋的絕緣層之上的鈍化層，位于N型襯底之下的金屬層。本發明的芯片設置了平電場溝槽結構，優化了現有的芯片制造流程及工藝參數，并采用CMP工藝，制備了具有表面平電場溝槽結構的功率半導體芯片，使芯片的表面電場分布更加均勻，提升了芯片的耐壓性能，增強了芯片的可靠性。

技術領域

本發明涉及功率半導體芯片技術領域，尤其涉及一種平電場溝槽功率半導體芯片終端結構及其制備方法。

背景技術

目前功率半導體芯片多采用常規結構終端設計，常規的終端結構包括場限環結構、場限環和場板結構、JTE終端、VLD結構、半絕緣多晶場板結構及其衍生終端結構設計方案，終端結構直接影響芯片的性能和芯片可靠性，體現的直接參數就是耐壓參數(BVces)和承載耐壓結構的表面電場。耐壓參數影響著芯片應用場合，承載耐壓結構的電場分布則影響著芯片的可靠性。目前常規的終端結構表面電場分布都不均勻，并且表面會產生波動峰值，在表面氧化層電荷不穩定的情況下容易產生部分峰值的大范圍波動，從而影響電場分布，進而影響了芯片的長期可靠性，在實際應用中會造成損壞。

故需要一種新型終端結構，可以進一步提高耐壓和表面電場的性能，并可在表面電場形成平穩峰，能降低表面電荷對表面電場的干擾，可增強芯片的長期可靠性。

圖1示出了具有常規場限環終端結構的功率半導體芯片剖面圖，結構包括：N型襯底101、多個P型場限環102、二氧化硅層103、多晶硅柵極104、金屬場板105。

發明內容

本發明提供了一種平電場溝槽功率半導體芯片終端結構，解決了目前常規的終端結構表面電場分布不均勻，表面會產生波動峰值的問題。

本發明提供了一種平電場溝槽半導體芯片終端結構，包括：

在N型襯底上形成的P區和P+區，其中，所述P區和所述P+區彼此鄰接；

位于所述N型襯底表面上的凹型溝槽，其中，所述凹型溝槽的底部由第一表面、第二表面以及第三表面構成，其中，所述第一表面為所述P區的上表面，所述第二表面為所述P+區與所述P區鄰接的區域的表面，所述第三表面為所述N型襯底與所述P區鄰接的區域的表面；

填充所述凹型溝槽且覆蓋在所述凹型溝槽周邊的所述P+區和所述N型襯底的表面上的氧化層；

在所述氧化層上于靠近所述P+區的一側間隔分布的多個多晶硅場板；

位于所述多個多晶硅場板和未被所述多個多晶硅場板覆蓋的所述氧化層表面上的絕緣層；

在所述絕緣層上于相對所述多個多晶硅場板的上方設置的多個金屬場板，其中，所述多個金屬場板中的部分金屬場板通過穿過其下方所述絕緣層的第一接觸孔接觸所述多晶硅場板，并且通過穿過其下方所述絕緣層、所述多晶硅場板和所述氧化層的第二接觸孔接觸所述P+區；

在所述絕緣層上于相對未被所述多個多晶硅場板覆蓋的所述氧化層表面的上方設置的金屬場板；

位于所述多個金屬場板及未被所述金屬場板覆蓋的所述絕緣層表面上的鈍化層；

位于所述N型襯底之下的金屬層。

在本發明的實施例中，所述P+區的厚度大于所述P區的厚度。

在本發明的實施例中，所述P+區注入劑量大于等于所述P區注入劑量。

在本發明的實施例中，