[發(fā)明專利]一種數(shù)據(jù)并行交織方法、終端設(shè)備及計(jì)算機(jī)存儲(chǔ)介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 202010169762.X
• 申請(qǐng)日: 2020-03-12
• 公開（公告）號(hào): CN111478750B
• 公開（公告）日: 2022-10-14
• 發(fā)明（設(shè)計(jì)）人: 湯志剛;吳昌強(qiáng)
• 申請(qǐng)（專利權(quán)）人: 普聯(lián)技術(shù)有限公司
• 主分類號(hào): H04L1/00
• 分類號(hào): H04L1/00
• 代理公司: 廣州三環(huán)專利商標(biāo)代理有限公司 44202
• 代理人: 麥小嬋;郝傳鑫

本發(fā)明公開了一種數(shù)據(jù)并行交織方法、終端設(shè)備及計(jì)算機(jī)存儲(chǔ)介質(zhì)，該方法通過配置信息確定存儲(chǔ)RAM寫地址的ROM1、存儲(chǔ)RAM讀使能樣式的ROM2以及處理單元所對(duì)應(yīng)的數(shù)據(jù)并行信息，在數(shù)據(jù)寫入時(shí)，最大輸入并行度為n的待輸入數(shù)據(jù)中的每一位數(shù)據(jù)在同一時(shí)鐘周期內(nèi)將存儲(chǔ)到不同的RAM中，而且存儲(chǔ)時(shí)以最大輸出并行度k為基本存儲(chǔ)單位，使得在讀取時(shí)根據(jù)ROM2的首地址，順序?qū)⒚恳唤M待輸出數(shù)據(jù)讀出，最后根據(jù)待輸出數(shù)據(jù)要求的輸出并行度O_V，從每一組待輸出數(shù)據(jù)中提取O_V比特的有效數(shù)據(jù)，完成數(shù)據(jù)并行交織。本發(fā)明不僅能夠兼容多種配置下的不同輸入并行度、輸出并行度和交織輸出并行度，提高靈活性，而且能有效加快數(shù)據(jù)處理速率，減少發(fā)送延時(shí)。

技術(shù)領(lǐng)域

本發(fā)明涉及無(wú)線通信技術(shù)領(lǐng)域，尤其涉及一種數(shù)據(jù)并行交織方法、終端設(shè)備及計(jì)算機(jī)存儲(chǔ)介質(zhì)。

背景技術(shù)

在無(wú)線通信領(lǐng)域，信息經(jīng)過信道之后，會(huì)產(chǎn)生連續(xù)長(zhǎng)段誤碼的狀態(tài)，導(dǎo)致解調(diào)出錯(cuò)。為了降低出錯(cuò)的概率，需要將連續(xù)長(zhǎng)段誤碼拆分為斷續(xù)短段誤碼，這樣在信號(hào)解調(diào)時(shí)可以將這些斷續(xù)短段誤碼恢復(fù)。交織是在不改變數(shù)據(jù)內(nèi)容的前提下調(diào)整數(shù)據(jù)位置的方法，防止連續(xù)誤碼對(duì)解調(diào)的影響，解決了上述問題。交織一般遵循的規(guī)則是：將相鄰比特變?yōu)椴幌噜彵忍?，相鄰的比特交替地出現(xiàn)在星座映射的高低位。但隨著通信技術(shù)的發(fā)展，人們對(duì)數(shù)據(jù)速率的要求越來(lái)越高，串行編碼、打孔、交織的處理速度并不盡人意，于是并行編碼、打孔、交織應(yīng)運(yùn)而生。

如現(xiàn)有專利CN105577325A-一種應(yīng)用于正交分頻復(fù)用傳輸系統(tǒng)的并行交織器，該方案通過三級(jí)交織模塊、總控模塊實(shí)現(xiàn)數(shù)據(jù)的并行交織，每個(gè)級(jí)別的交織模塊處理不同調(diào)制階級(jí)的空間流，如第一級(jí)交織處理模塊處理單個(gè)空間流的BPSK、QPSK的交織，第二級(jí)交織模塊處理QAM的交織；第三級(jí)交織處理多流的交織。為實(shí)現(xiàn)上述方案需要采用與調(diào)制階數(shù)一致的RAM數(shù)，在輸出時(shí)還需要將所有RAM的數(shù)據(jù)進(jìn)行組合，靈活性不高。而且上述并行交織方法由于其流程繁瑣，所以在實(shí)際運(yùn)行中交織效率不高，不能兼容多種配置下的不同輸入并行度、輸出并行度和交織輸出并行度。

發(fā)明內(nèi)容

本發(fā)明提供一種數(shù)據(jù)并行交織方法、終端設(shè)備及計(jì)算機(jī)存儲(chǔ)介質(zhì)，不僅能夠兼容多種配置下的不同輸入并行度、輸出并行度和交織輸出并行度，提高靈活性，而且能有效加快數(shù)據(jù)處理速率，減少發(fā)送延時(shí)。

為了解決上述技術(shù)問題，本發(fā)明提供了一種數(shù)據(jù)并行交織方法，包括：

根據(jù)預(yù)設(shè)的配置信息，確定存儲(chǔ)RAM寫地址的ROM1的首地址、存儲(chǔ)RAM讀使能樣式的ROM2的首地址和處理單元所對(duì)應(yīng)的數(shù)據(jù)并行信息；其中，所述數(shù)據(jù)并行信息包括：所述處理單元支持輸入和輸出的數(shù)據(jù)總量、待輸入數(shù)據(jù)要求的輸入并行度I_U和待輸出數(shù)據(jù)要求的輸出并行度O_V；I_U、O_V為正整數(shù)；

依次獲取輸入并行度為n的若干組待輸入數(shù)據(jù)，并根據(jù)所述ROM1的首地址，分別獲得每組待輸入數(shù)據(jù)對(duì)應(yīng)的RAM寫地址，并依次將每組待輸入數(shù)據(jù)寫入RAM組；其中，所述獲取的待輸入數(shù)據(jù)中的每一位數(shù)據(jù)在同一時(shí)鐘周期內(nèi)將存儲(chǔ)到不同的RAM中；n為大于等于I_U的正整數(shù)；

在寫入的數(shù)據(jù)達(dá)到所述數(shù)據(jù)總量后，根據(jù)所述ROM2的首地址，分別獲得每一組輸出并行度為k的待輸出數(shù)據(jù)所對(duì)應(yīng)的RAM讀地址，順序?qū)⒚恳唤M待輸出數(shù)據(jù)讀出；其中k為大于等于O_V的正整數(shù)；

根據(jù)所述輸出并行度O_V，從每一組待輸出數(shù)據(jù)中提取O_V比特的有效數(shù)據(jù)。

作為上述方案的改進(jìn)，所述依次獲取輸入并行度為n的若干組待輸入數(shù)據(jù)，并根據(jù)所述ROM1的首地址，分別獲得每組待輸入數(shù)據(jù)對(duì)應(yīng)的RAM寫地址，并依次將每組待輸入數(shù)據(jù)寫入RAM組，具體為：

從第一處理單元中依次獲取輸入并行度為n的若干組待輸入數(shù)據(jù)，并通過第一計(jì)數(shù)器記錄所述第一處理單元當(dāng)前輸入數(shù)據(jù)的數(shù)量，記為第一計(jì)數(shù)值；