[發明專利]一種數據并行交織方法、終端設備及計算機存儲介質

有效

• 申請號: 202010169762.X
• 申請日: 2020-03-12
• 公開（公告）號: CN111478750B
• 公開（公告）日: 2022-10-14
• 發明（設計）人: 湯志剛;吳昌強
• 申請（專利權）人: 普聯技術有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 麥小嬋;郝傳鑫

1.一種數據并行交織方法，其特征在于，包括：

根據預設的配置信息，確定存儲RAM寫地址的ROM1的首地址、存儲RAM讀使能樣式的ROM2的首地址和處理單元所對應的數據并行信息；其中，所述數據并行信息包括：所述處理單元支持輸入和輸出的數據總量、待輸入數據要求的輸入并行度I_U和待輸出數據要求的輸出并行度O_V；I_U、O_V為正整數；

依次獲取輸入并行度為n的若干組待輸入數據，并根據所述ROM1的首地址，分別獲得每組待輸入數據對應的RAM寫地址，并依次將每組待輸入數據寫入RAM組；其中，所述獲取的待輸入數據中的每一位數據在同一時鐘周期內將存儲到不同的RAM中；n為大于等于I_U的正整數；

在寫入的數據達到所述數據總量后，根據所述ROM2的首地址，分別獲得每一組輸出并行度為k的待輸出數據所對應的RAM讀地址，順序將每一組待輸出數據讀出；其中k為大于等于O_V的正整數；

根據所述輸出并行度O_V，從每一組待輸出數據中提取O_V比特的有效數據。

2.根據權利要求1所述的數據并行交織方法，其特征在于，所述依次獲取輸入并行度為n的若干組待輸入數據，并根據所述ROM1的首地址，分別獲得每組待輸入數據對應的RAM寫地址，并依次將每組待輸入數據寫入RAM組，具體為：

從第一處理單元中依次獲取輸入并行度為n的若干組待輸入數據，并通過第一計數器記錄所述第一處理單元當前輸入數據的數量，記為第一計數值；

根據所述第一計數值和所述ROM1的首地址，分別獲得每組待輸入數據對應的RAM寫地址；

根據每組待輸入數據對應的RAM寫地址，以k比特為基本存儲單元，依次將每組待輸入數據寫入RAM組。

3.根據權利要求2所述的數據并行交織方法，其特征在于，在所述寫入的數據達到所述數據總量后，還包括：

將從第二處理單元中獲取的待輸入數據寫入乒乓結構的另一個RAM組，并在所述第二處理單元的待輸入數據寫入完成之前，若所述第一處理單元的待輸入數據仍未被讀取完，則停止所述第二處理單元的待輸入數據寫入。

4.根據權利要求1所述的數據并行交織方法，其特征在于，所述根據所述ROM2的首地址，分別獲得每一組輸出并行度為k的待輸出數據所對應的RAM讀地址，順序將每一組待輸出數據讀出，具體為：

在開始數據讀取時，通過第二計數器確定當前數據的輸出數量，并記為第二計數值；

根據所述第二計數值和所述ROM2的首地址，獲得從RAM讀取的樣式，從而確定讀取的RAM和RAM讀地址，順序將每一組輸出并行度為k的待輸出數據讀出。

5.根據權利要求1至4任一項所述的數據并行交織方法，其特征在于，

所述n的值大于等于所有空間流數據所支持輸入的最大并行度；

所述k的值大于等于所有空間流數據所支持輸出的最大并行度。

6.一種終端設備，其特征在于，包括處理器、存儲器以及存儲在所述存儲器中且被配置為由所述處理器執行的計算機程序，所述處理器執行所述計算機程序時實現如權利要求1-5中任意一項所述的數據并行交織方法。

7.一種計算機可讀存儲介質，其特征在于，所述計算機可讀存儲介質包括存儲的計算機程序，其中，在所述計算機程序運行時控制所述計算機可讀存儲介質所在設備執行如權利要求1-5中任意一項所述的數據并行交織方法。