[發明專利]半導體器件的形成方法

有效

• 申請號: 202010149007.5
• 申請日: 2020-03-05
• 公開（公告）號: CN113363149B
• 公開（公告）日: 2023-02-21
• 發明（設計）人: 張海洋;紀世良;劉盼盼
• 申請（專利權）人: 中芯國際集成電路制造（深圳）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/3065
• 分類號: H01L21/3065
• 代理公司: 上海德禾翰通律師事務所 31319
• 代理人: 侯莉

一種半導體器件的形成方法，包括：提供初始化結構，使電感耦合等離子體裝置分別輸出第一功率、第二功率和第三功率，以在光刻膠圖案的側壁、光刻膠圖案的頂部、光刻膠圖案之間的待刻蝕層上形成保護層；然后去除光刻膠圖案的頂部、以及光刻膠圖案之間的掩膜材料層上的保護層，以在光刻膠圖案的兩側形成側墻；并以側墻為掩膜去除側墻之間的部分掩膜材料層；重復依次輸出第一功率、第二功率和第三功率，形成目標結構。采用上述方案，不會出現因工藝窗口較小而造成的最終形成的目標結構偏離預設的位置或者小于預設的尺寸的情況；且輸出三種功率多次刻蝕能夠避免目標結構厚度不均勻的情況。

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體器件的形成方法。

背景技術

等離子體處理是半導體器件的制程中非常重要的技術。目前的等離子體產生源分為電感耦合等離子體(Inductively Coupled Plasma，ICP)和電容耦合等離子體(CapactivelyCoupled Plasma，CCP)。

而我們通常會利用CCP刻蝕形成柵極結構，利用ICP刻蝕形成鰭部。但不論采用CCP還是ICP進行脈沖刻蝕，都僅僅是輸出一次功率就刻蝕形成柵極結構或者鰭部。在刻蝕的過程中，很容易受到雜質的影響，使得最終刻蝕形成的柵極結構或者鰭部不均勻，從而導致半導體器件的性能較差。此外，在刻蝕形成柵極結構或者鰭部的過程中，可能會出現掩膜層工藝窗口較小，從而導致刻蝕形成的柵極結構或者鰭部偏離預設的位置或者小于預設的尺寸，這都會對半導體器件的性能造成影響。

發明內容

本發明的目的在于解決現有技術中，利用CCP刻蝕形成柵極結構，利用ICP刻蝕形成鰭部時，因工藝窗口較小或者雜質的影響而造成的半導體器件的性能較差的問題。本發明提供了一種半導體器件的形成方法,其中，采用該半導體器件的形成方法形成的半導體器件，在形成柵極結構或鰭部的過程中，工藝窗口較大，且沒有雜質的影響，半導體器件的性能更好。

為解決上述技術問題，本發明的實施方式公開了一種半導體器件的形成方法，包括：

提供待刻蝕層，所述待刻蝕層包括目標刻蝕層和位于所述目標刻蝕層上的掩膜材料層，在所述掩膜材料層上形成光刻膠圖案；

使所述電感耦合等離子體裝置輸出第一功率，以在所述光刻膠圖案的側壁、所述光刻膠圖案的頂部、所述光刻膠圖案之間的所述待刻蝕層上形成保護層；

使所述電感耦合等離子體裝置輸出第二功率，以去除所述光刻膠圖案的頂部、以及所述光刻膠圖案之間的所述掩膜材料層上的所述保護層，以在所述光刻膠圖案的兩側形成側墻；

使所述電感耦合等離子體裝置輸出第三功率，以所述側墻為掩膜去除所述側墻之間的部分掩膜材料層；

使所述電感耦合等離子體裝置多次重復依次輸出所述第一功率、所述第二功率和所述第三功率，對所述掩膜材料層進行多次刻蝕，以形成掩膜層；

以所述掩膜層為掩膜，使所述電感耦合等離子體裝置輸出功率刻蝕所述目標刻蝕層，以形成目標結構。

可選的，所述第一功率包括第一源功率和第一偏置功率；且所述第一源功率大于所述第一偏置功率。

可選的，所述第一源功率為13.56M，所述第一偏置功率為0。

可選的，所述第二功率包括第二源功率和第二偏置功率；所述第二源功率小于所述第二偏置功率；且所述第一源功率大于所述第二源功率，第一偏置功率小于第二偏置功率。

可選的，所述第二源功率為6M，所述第二偏置功率為14M。

可選的，所述第三功率包括第三源功率和第三偏置功率；所述第三源功率等于所述第三偏置功率；且所述第三源功率小于所述第二源功率，第三偏置功率等于第一偏置功率。

可選的，所述第三源功率和所述第三偏置功率均為0。