[發明專利]半導體器件的形成方法

有效

• 申請號: 202010149007.5
• 申請日: 2020-03-05
• 公開（公告）號: CN113363149B
• 公開（公告）日: 2023-02-21
• 發明（設計）人: 張海洋;紀世良;劉盼盼
• 申請（專利權）人: 中芯國際集成電路制造（深圳）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/3065
• 分類號: H01L21/3065
• 代理公司: 上海德禾翰通律師事務所 31319
• 代理人: 侯莉

1.一種半導體器件的形成方法，其特征在于，包括：

提供待刻蝕層，所述待刻蝕層包括目標刻蝕層和位于所述目標刻蝕層上的掩膜材料層，在所述掩膜材料層上形成光刻膠圖案；

使電感耦合等離子體裝置輸出第一功率，以在所述光刻膠圖案的側壁、所述光刻膠圖案的頂部、所述光刻膠圖案之間的所述待刻蝕層上形成保護層；

使所述電感耦合等離子體裝置輸出第二功率，以去除所述光刻膠圖案的頂部、以及所述光刻膠圖案之間的所述掩膜材料層上的所述保護層，以在所述光刻膠圖案的兩側形成側墻；

使所述電感耦合等離子體裝置輸出第三功率，以所述側墻為掩膜去除所述側墻之間的部分掩膜材料層；

使所述電感耦合等離子體裝置多次重復依次輸出所述第一功率、所述第二功率和所述第三功率，對所述掩膜材料層進行多次刻蝕，以形成掩膜層；

以所述掩膜層為掩膜，使所述電感耦合等離子體裝置輸出功率刻蝕所述目標刻蝕層，以形成目標結構。

2.如權利要求1所述的半導體器件的形成方法，其特征在于，所述第一功率包括第一源功率和第一偏置功率；且所述第一源功率大于所述第一偏置功率。

3.如權利要求2所述的半導體器件的形成方法，其特征在于，所述第一源功率為13.56M，所述第一偏置功率為0。

4.如權利要求2所述的半導體器件的形成方法，其特征在于，所述第二功率包括第二源功率和第二偏置功率；所述第二源功率小于所述第二偏置功率；且所述第一源功率大于所述第二源功率，所述第一偏置功率小于所述第二偏置功率。

5.如權利要求4所述的半導體器件的形成方法，其特征在于，所述第二源功率為6M，所述第二偏置功率為14M。

6.如權利要求4所述的半導體器件的形成方法，其特征在于，所述第三功率包括第三源功率和第三偏置功率；所述第三源功率等于所述第三偏置功率；且所述第三源功率小于所述第二源功率，第三偏置功率等于第一偏置功率。

7.如權利要求6所述的半導體器件的形成方法，其特征在于，所述第三源功率和所述第三偏置功率均為0。

8.如權利要求1所述的半導體器件的形成方法，其特征在于，使所述電感耦合等離子體裝置輸出第二功率，以去除所述光刻膠圖案的頂部、以及所述光刻膠圖案之間的所述掩膜材料層上的所述保護層的同時，還包括：去除所述光刻膠圖案的間隙中的雜質。

9.如權利要求1-7任一項所述的半導體器件的形成方法，其特征在于，所述電感耦合等離子體裝置依次輸出一次所述第一功率、所述第二功率和所述第三功率的時間的和為0.01S。

10.如權利要求1-7任一項所述的半導體器件的形成方法，其特征在于，所述電感耦合等離子體裝置的工作頻率為100HZ。

11.如權利要求1-7任一項所述的半導體器件的形成方法，其特征在于，形成所述掩膜層后，還包括移除所述光刻膠圖案；

且以所述掩膜層為掩膜，使所述電感耦合等離子體裝置輸出功率刻蝕所述目標刻蝕層，包括：

使所述電感耦合等離子體裝置多次重復依次輸出所述第一功率、所述第二功率和所述第三功率，對所述目標刻蝕層進行多次刻蝕，以形成所述目標結構；

或使所述電感耦合等離子體裝置輸出恒定的第四功率，對所述目標刻蝕層進行多次刻蝕，以形成所述目標結構。

12.如權利要求1-7任一項所述的半導體器件的形成方法，其特征在于，所述目標結構為鰭部或柵極結構。

13.如權利要求1-7任一項所述的半導體器件的形成方法，其特征在于，所述掩膜材料層包括硬掩膜層和氧化層，且所述硬掩膜層位于所述氧化層與所述目標刻蝕層之間。