[發明專利]用于制造高電壓電容性元件的工藝和對應的集成電路

在審

• 申請號: 202010146917.8
• 申請日: 2020-03-05
• 公開（公告）號: CN111668222A
• 公開（公告）日: 2020-09-15
• 發明（設計）人: A·馬扎基
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: H01L27/11517
• 分類號: H01L27/11517
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 崔卿虎

本文描述了用于制造高電壓電容性元件的工藝和對應的集成電路。半導體襯底具有帶有第一電介質區域的正面。電容性元件在正面處的第一電介質區域的表面上包括層堆疊，該層堆疊包括第一導電區域、第二導電區域和第三導電區域。第二導電區域通過第二電介質區域與第一導電區域電絕緣。第二導電區域進一步通過第三電介質區域與第三導電區域電絕緣。第一導電區域和第三導電區域形成電容性元件的一個板，并且第二導電區域形成電容性元件的另一板。

相關申請的交叉引用

本申請要求在2019年3月6日提交的法國專利申請號1902277的優先權，其內容按照法律允許的最大程度以其整體通過引用并入本文。

技術領域

實現和實施例涉及集成電路，更特別地涉及包括高電壓電容性元件的集成電路的制造。

背景技術

術語“高電壓”應理解為意味著例如3.5V至12V量級的電壓。

存在有在通常由硅制成的半導體襯底中形成的阱的一個面上形成的常規電容性元件。這些常規的電容性元件包括通常由多晶硅制成的導電層，導電層通過電介質層與襯底絕緣，電介質層足夠厚以允許在高電壓下的操作。

電容性元件的一個電極由該阱形成，并且另一個電極由導電層形成。因此使用術語MOS(金屬-氧化物-硅)電容性元件。

用于形成這樣一個包括阱的一個面上的導電材料層的電極的方法通常實施使導電材料平整的步驟，例如使用化學機械拋光(CMP)工藝或使用諸如多晶硅回刻蝕(poly-etchback,PEB)工藝的受控刻蝕工藝。

對這樣的電容性元件的一個改進包括在初始的導電層的頂部上形成一層附加導電層。導電層之間通過另一電介質層相互絕緣。

附加導電層以被稱為“三明治”結構被耦合到襯底并且屬于電容性元件的第一電極。

這已經成為可能，由于存在為了在第一導電層的頂部上形成導電層的第二操作以及所要求的第二平整步驟做了準備的制造工藝。例如，用于制造浮動柵極晶體管的技術通常為這些步驟做了準備。

話雖如此，在用于制造集成電路的工藝中，反復實行通常在襯底(或晶片)的整個表面之上執行的形成導電層的操作和對應的平整步驟是困難的。

具體地，在用于制造集成電路的工藝中，為了成本的原因以及架構上相容性的原因，期望結合用于集成電路的各種部分中的各種元件的制造步驟。

同時，期望提高電容性元件的密度，以諸如減小電容性元件的實施例的占用面積。

還期望提高電容性元件的性能，特別地限制由電容性元件引入到鄰近元件的寄生效應，以及提高電容性元件的電容值的線性度。

發明內容

根據一個方面，一種集成電路包括具有正面的半導體襯底、從正面延伸到襯底中的第一電介質區域以及至少一個電容性元件。

根據這個方面的電容性元件在正面處的電介質區域的表面上包括第一導電區域、第二導電區域和第三導電區域的堆疊，第二導電區域通過第二電介質區域與第一導電區域電絕緣，并且通過第三電介質區域與第三導電區域電絕緣。

換言之，電容性元件包括三個導電層的堆疊并且是在電介質體的一個表面上產生的，并且不包括與半導體襯底的任何電連接。

因此，由于其與襯底隔離，電容性元件沒有經由襯底引入任何傳輸到鄰近部件的寄生效應，并且由于其在電方面不使用半導體襯底，提高了電容性元件的線性度和密度。

根據一個實施例，第二電介質區域和第三電介質區域被配置為承受高于3.5伏特的電壓。

有利地，第二電介質區域和第三電介質區域被配置為承受高于10伏特的電壓。