[發明專利]用于制造高電壓電容性元件的工藝和對應的集成電路

在審

• 申請號: 202010146917.8
• 申請日: 2020-03-05
• 公開（公告）號: CN111668222A
• 公開（公告）日: 2020-09-15
• 發明（設計）人: A·馬扎基
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: H01L27/11517
• 分類號: H01L27/11517
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 崔卿虎

1.一種集成電路，包括：

半導體襯底，具有正面；

第一電介質區域，從所述正面延伸到所述半導體襯底中；

電容性元件，包括在所述正面處的所述第一電介質區域的表面上的堆疊，所述堆疊包括：

第一導電區域、第二導電區域和第三導電區域，其中所述第二導電區域通過第二電介質區域與所述第一導電區域電絕緣，并且其中所述第二導電區域通過第三電介質區域與所述第三導電區域電絕緣。

2.根據權利要求1所述的集成電路，其中所述第二電介質區域和所述第三電介質區域被配置為承受高于3.5伏特的電壓。

3.根據權利要求1所述的集成電路，其中所述第二電介質區域和所述第三電介質區域被配置為承受高于10伏特的電壓。

4.根據權利要求1所述的集成電路，其中所述第二電介質區域包括具有的厚度在10nm和20nm之間的高電壓氧化物層。

5.根據權利要求1所述的集成電路，其中所述第二電介質區域包括具有的厚度在5nm和15nm之間的隧道氧化物層。

6.根據權利要求1所述的集成電路，其中所述第三電介質區域包括氧化硅層、氮化硅層和氧化硅層的堆疊，所述堆疊的厚度在10nm和17nm之間。

7.根據權利要求1所述的集成電路，其中所述電容性元件包括由相互電連接的所述第一導電區域和所述第三導電區域形成的第一電極和由所述第二導電區域形成的第二電極。

8.根據權利要求1所述的集成電路，其中所述第一導電區域、所述第二導電區域和所述第三導電區域各自包括多晶硅。

9.根據權利要求1所述的集成電路，其中所述至少一個電容性元件為模擬或射頻接收器器件的部件。

10.根據權利要求1所述的集成電路，進一步包括至少一個高電壓晶體管，其中所述高電壓晶體管包括由形成所述第二導電區域的材料層形成的柵極和由形成所述第二電介質區域的材料層形成的高電壓柵極氧化物。

11.根據權利要求1所述的集成電路，進一步包括包含存儲器單元的非易失性存儲器器件，所述存儲器單元包括浮動柵極晶體管，其中所述浮動柵極晶體管包括由形成所述第二導電區域的材料層形成的浮動柵極和由形成所述第二電介質區域的材料層形成的隧道氧化物。

12.根據權利要求11所述的集成電路，其中所述浮動柵極晶體管進一步包括由形成所述第三導電區域的材料層形成的控制柵極和由形成所述第三電介質區域的材料層形成的控制柵極電介質區域。

13.根據權利要求1所述的集成電路，進一步包括埋置垂直柵極晶體管，其中所述埋置垂直柵極晶體管包括由形成所述第一導電區域的材料層形成的垂直柵極。

14.一種用于在具有正面的半導體襯底上制造集成電路的工藝，所述集成電路包括電容性元件，所述工藝包括：

在所述半導體襯底中從所述正面刻蝕溝槽，以及利用電介質材料填充所述溝槽以在所述半導體襯底中形成第一電介質區域；

在所述正面處的所述第一電介質區域的表面上形成第一導電區域；

在所述第一導電區域上形成第二電介質區域；

在所述第二電介質區域上形成第二導電區域；

在所述第一導電區域上形成第三電介質區域；以及

在所述第三電介質區域上形成第三導電區域；

其中所述電容性元件包括由相互電連接的所述第一導電區域和所述第三導電區域形成的第一電極和由所述第二導電區域形成的第二電極。

15.根據權利要求14所述的工藝，其中形成所述第一導電區域與形成埋置垂直柵極晶體管的導電柵極區域一起發生。