[發明專利]一種基于FPGA的抗DPA攻擊的AES加密方法

在審

• 申請號: 202010136860.3
• 申請日: 2020-03-02
• 公開（公告）號: CN111385290A
• 公開（公告）日: 2020-07-07
• 發明（設計）人: 黃繼業;劉鵬;高明裕;金昊炫;呂群芳;楊宇翔;何志偉;董哲康
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: H04L29/06
• 分類號: H04L29/06;H04L9/06;H04L9/08
• 代理公司: 浙江永鼎律師事務所 33233
• 代理人: 陸永強

本發明公開了基于FPGA的抗DPA攻擊AES加密方法，利用在初始加密時將明文異或上隨機掩碼，削弱原本加密過程中密鑰和和FPGA動態功耗的強相關性，有效抵抗針對AES加密的DPA攻擊。利用重新設計的sTable_mask和掩碼解除操作，使輸出的加密數據符合標準AES加密規則。將多個sTable_mask存放在一個ROM中，簡化了查表操作邏輯。在系統架構上，采用全流水線設計，利用多個ROM查表方式簡化級間邏輯復雜度，從而大大提高系統最大工作頻率，進而提升系統吞吐量。

技術領域

本發明屬于密碼攻防領域，涉及一種基于FPGA的抗差分功耗分析攻擊的AES加密方法。

背景技術

近年來，隨著5G技術逐漸成熟，諸如車聯網、遠程醫療等依賴高實時性特點的應用場景逐步顯現出來，在這些場景中既要保證數據的安全傳輸，又要滿足數據的高吞吐低時延要求，利用FPGA進行數據加解密就成為了一種可行的方案。而傳統的基于FPGA的AES加密方法容易受到差分功耗分析(DPA，Differential Power Analysis)攻擊，因此需要一種滿足高吞吐低時延的抗DPA攻擊的FPGA架構。

發明內容

本發明針對現有技術的不足，提出一種基于FPGA的抗DPA攻擊AES加密架構，利用在初始加密時將明文異或上隨機掩碼，削弱原本加密過程中密鑰和和FPGA動態功耗的強相關性，有效抵抗針對AES加密的DPA攻擊。利用重新設計的sTable_mask和掩碼解除操作，使輸出的加密數據符合標準AES加密規則。將多個sTable_mask存放在一個ROM中，簡化了查表操作邏輯。在系統架構上，采用全流水線設計，利用多個ROM查表方式簡化級間邏輯復雜度，從而大大提高系統最大工作頻率，進而提升系統吞吐量。

為實現上述目的，本發明的技術方案為一種基于FPGA的抗DPA攻擊的AES加密方法，包括以下步驟：

S10，掩碼選擇模塊將明文與隨機掩碼進行明文掩碼操作；

S20，送入數據加密流水線和密鑰擴展流水線對數據進行加密；

S30，掩碼解除模塊解除隨機掩碼對加密數據的影響；

所述S10，S20，S30步驟中，明文m長度為固定128bit，密鑰k長度為128bit或192bit或256bit；將m和k首先以Byte為單位劃分為mi，ki，將mi和ki排列為以4Byte為一列的矩陣，將矩陣的第i列各記為Mi，Ki；

所述S10中，掩碼選擇模塊包括計數器，和掩碼選擇器；其中計數器模擬隨機數生成器；掩碼選擇器根據計數器的計數值，選擇相應的掩碼傳送給掩碼解除模塊；

所述S20中，密鑰擴展流水線為數據加密流水線提供輪密鑰，其中數據加密流水線包括若干輪函數模塊，每個輪函數模塊包括字節替換單元、行移位單元、列混淆單元和輪密鑰加單元；密鑰擴展流水線包括若干輪密鑰生成模塊，每個輪密鑰生成模塊包括簡單密鑰擴展單元和復雜密鑰擴展單元，密鑰擴展輪數分為i mod 4！＝0和i mod 4＝＝0兩部分；

所述S30中，掩碼解除模塊將S20的輸出數據異或S10傳送過來的掩碼值，將數據還原為原始加密狀態。

優選地，在所述S10包括隨機數模擬和掩碼生成，包括以下步驟：

S11，計數器模擬隨機數，計數值為cnt。

S12，掩碼生成單元根據cnt產生相應的128位掩碼值mask_long和與mask_long一一對應的掩碼號mask_num。

優選地，在所述S20中，包括輪函數和密鑰擴展，輪函次數和密鑰擴展次數由明文長度和密鑰長度共同決定，字節替換單元根據mask_num選擇相應的字節替換表sTable_mask，對密文c進行字節替換。