[發明專利]半導體結構及其形成方法

有效

• 申請號: 202010130459.9
• 申請日: 2020-02-28
• 公開（公告）號: CN113327980B
• 公開（公告）日: 2023-03-28
• 發明（設計）人: 紀世良;劉盼盼;張海洋
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L21/768
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，形成方法包括：提供基底，所述基底上形成有偽柵結構，所述偽柵結構的側壁形成有側墻，所述偽柵結構和側墻露出的所述基底上形成有介質層，所述介質層露出所述偽柵結構的頂部；去除部分高度的所述側墻，形成剩余側墻；形成所述剩余側墻后，去除所述偽柵結構，在所述介質層中形成柵極開口，所述柵極開口適于形成器件柵結構。在去除部分高度的側墻的步驟中，所述偽柵結構的高度為初始高度，其高度較大，因此，所述偽柵結構對其下方的基底的保護作用顯著，去除部分高度的側墻所采用的工藝對偽柵結構下方的基底的影響較小，從而降低了偽柵結構下方的基底受損的概率，進而提高了半導體結構的性能。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

集成電路尤其超大規模集成電路的主要半導體器件是金屬-氧化物-半導體場效應管(MOS晶體管)。隨著集成電路制作技術的不斷發展，半導體器件技術節點不斷減小，半導體器件的幾何尺寸遵循摩爾定律不斷縮小。當半導體器件尺寸減小到一定程度時，各種因為半導體器件的物理極限所帶來的二級效應相繼出現，半導體器件的特征尺寸按比例縮小變得越來越困難。其中，在半導體制作領域，最具挑戰性的是如何解決半導體器件漏電流大的問題。半導體器件的漏電流大，主要是由傳統柵介質層厚度不斷減小所引起的。

當前提出的解決方法是，采用高k柵介質材料代替傳統的二氧化硅柵介質材料，并使用金屬作為柵電極，以避免高k材料與傳統柵電極材料發生費米能級釘扎效應以及硼滲透效應。高k金屬柵的引入，減小了半導體器件的漏電流。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，提高半導體結構的性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底上形成有偽柵結構，所述偽柵結構的側壁形成有側墻，所述偽柵結構和側墻露出的所述基底上形成有介質層，所述介質層露出所述偽柵結構的頂部；去除部分高度的所述側墻，形成剩余側墻；形成所述剩余側墻后，去除所述偽柵結構，在所述介質層中形成柵極開口，所述柵極開口適于形成器件柵結構。

相應的，本發明實施例還提供一種半導體結構，包括：基底；偽柵結構，位于所述基底上；剩余側墻，位于所述偽柵結構靠近所述基底一側的部分側壁；介質層，位于所述偽柵結構和剩余側墻露出的所述基底上，所述介質層的頂部和所述偽柵結構的頂部相齊平。

與現有技術相比，本發明實施例的技術方案具有以下優點：

本發明實施例先去除部分高度的側墻，形成剩余側墻，隨后再去除偽柵結構；其中，在去除部分高度的側墻的步驟中，所述偽柵結構的高度為初始高度，其高度較大，即所述偽柵結構頂部至其下方的基底頂部的距離較大，因此，所述偽柵結構對其下方的基底的保護作用顯著，去除部分高度的側墻所采用的工藝對偽柵結構下方的基底的影響較小，從而降低了偽柵結構下方的基底受損的概率，進而提高了半導體結構的性能。

附圖說明

圖1至圖4是一種半導體結構的形成方法中各步驟對應的結構示意圖；

圖5至圖9是本發明半導體結構的形成方法中各步驟對應的結構示意圖。

具體實施方式

盡管高k金屬柵極的引入能夠在一定程度上改善半導體結構的性能，但是，目前半導體結構的性能仍有待提高。

現結合一種半導體結構的形成方法分析半導體結構的性能仍有待提高的原因。圖1至圖4是一種半導體結構的形成方法中各步驟對應的結構示意圖。

參考圖1，提供基底(未標示)，所述基底包括襯底11以及凸出于所述襯底11的鰭部12，所述基底上形成有偽柵結構20，所述偽柵結構20橫跨所述鰭部12且覆蓋所述鰭部12的部分頂部和部分側壁，所述偽柵結構20的側壁形成有側墻30，所述偽柵結構20和側墻30露出的所述基底10上形成有介質層40，所述介質層40露出所述偽柵結構20的頂部。