[發明專利]運算電路

在審

• 申請號: 202010126709.1
• 申請日: 2020-02-28
• 公開（公告）號: CN112541582A
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 西澤政則
• 申請（專利權）人: 株式會社東芝;東芝電子元件及存儲裝置株式會社
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 肖靖

實施方式提供能夠實現電路規模的縮小、運算時間的縮短或者低功耗化的對sigmoid函數進行運算的運算電路。實施方式提供一種運算電路，進行sigmoid函數的運算，其中，所述運算電路具備：冪以及開平方運算器(12)，當在以sigmoid函數中的自然對數的底e為基數的指數運算中指數為負數的情況下，使所述指數成為正數而進行計算，輸出第1計算結果；以及減法器(17)，從1減去基于冪以及開平方運算器(12)的第1計算結果，輸出相減值。

關聯申請

本申請享受以日本專利申請2019-171260號(申請日：2019年9月20日)為基礎申請的優先權。本申請參照該基礎申請，從而包含基礎申請的所有內容。

技術領域

實施方式涉及對sigmoid函數進行運算的運算電路。

背景技術

近年來，AI開發成為熱潮，例如，與神經網絡有關的激發函數向硬件的安裝方法的研究盛行。

在神經網絡中，作為激發函數而經常利用sigmoid函數。但是，sigmoid函數的計算公式復雜，所以難以在硬件中安裝。

發明內容

實施方式提供能夠實現電路規模的縮小、運算時間的縮短或者低功耗化且能夠容易地安裝于硬件的對sigmoid函數進行運算的運算電路。

實施方式提供一種運算電路，進行sigmoid函數的運算，其中，所述運算電路具備：第1電路，當在以所述sigmoid函數中的自然對數的底e為基數的指數運算中指數為負數的情況下，將所述指數設為正數而進行計算，輸出第1計算結果；以及第2電路，從1減去基于所述第1電路的所述第1計算結果，輸出相減值。

附圖說明

圖1是神經網絡的概念圖。

圖2是表示sigmoid函數f(x)的圖。

圖3是示出比較例的運算電路的一個例子的圖。

圖4是示出第1實施方式的運算電路的結構的框圖。

圖5是示出包括比較例的冪以及開平方運算器的運算電路的結構的框圖。

圖6是示出第2實施方式的運算電路的結構的框圖。

圖7是示出第3實施方式的運算電路的結構的框圖。

圖8是示出在sigmoid函數中的2的冪計算中與各比特(bit)對應的冪的值的圖。

圖9是示出在sigmoid函數中的2的冪計算中與各比特對應的冪的值的圖。

圖10是示出包括第5實施方式的冪以及開平方運算器的運算電路的結構的框圖。

圖11是示出sigmoid函數中的2的冪計算中的方根的固定值表格的圖。

圖12是示出第6實施方式的運算電路的結構的框圖。

具體實施方式

以下，參照附圖，說明實施方式。在以下的說明中，關于具有相同的功能以及結構的構成要素附加相同的附圖標記。另外，以下所示的各實施方式是例示用于使該實施方式的技術思想具體化的裝置、方法的實施方式，并不將結構部件的材質、形狀、構造以及配置等確定為下述例子。進而，各實施方式只要能夠組合，也可以組合兩個或者多個實施方式，作為1個實施方式而執行。

各功能塊(或者，電路塊)能夠作為硬件、軟件中的任意一方或者組合兩者而成的功能塊來實現。無需將各功能塊如以下的例子那樣區分。例如，也可以由與例示的功能塊不同的功能塊執行一部分的功能。進而，也可以將例示的功能塊分割為更加細分的功能子塊。

1.第1實施方式