[發明專利]基于陣列和對數除法器的近似混合除法器電路

在審

• 申請號: 202010126403.6
• 申請日: 2020-02-27
• 公開（公告）號: CN113312021A
• 公開（公告）日: 2021-08-27
• 發明（設計）人: 徐濤;劉偉強;王成華
• 申請（專利權）人: 南京航空航天大學
• 主分類號: G06F7/535
• 分類號: G06F7/535
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 劉珊珊

本發明提供一種基于陣列除法器和對數除法器的近似混合除法器電路，電路中改進的陣列除法器模塊用來確保精確度的要求，對數除法器模塊用來實現硬件性能上的提升。該電路采用截斷的方式，提出了近似深度的概念，將操作數配置成不同長度的位寬分配給陣列除法器和對數除法器，從而可以配置成不同的精度和硬件資源的需求。用戶可根據需求選擇最合適的截斷方式(即合適的近似深度)，在滿足需求的同時，盡可能的減少其他不必要的消耗。該電路同之前已提出的近似陣列除法器相比，使用了更少的硬件資源，大大降低了單位成本，而精確度損失在10^?3～10^?4范圍內。同對數除法器相比，精確度上有很大的提升。

技術領域：

本發明涉及基于近似電路設計領域，尤其涉及一種高性能近似混合除法器及其設計方法。

背景技術：

隨著對數字系統更高計算速度的需求不斷增長，對移動設備以及其他非移動設備伴隨著低功耗/高能源效率的要求。因此迫切需要一種新的計算效率來源，來設計更高效(更快、功耗更低)的計算平臺。

近似計算作為一種低功耗設計方法被廣泛關注，其思想來自應用程序對不精確結果的容忍度，核心原理就是通過產生足夠好或足夠質量的結果進行有效計算。這種有效計算是設計者能夠利用這種誤差容忍度來位設計優化增加一個新的維度，在這個維度中，計算精度被用來降低功耗和設計復雜性。近似計算與精確計算的區別在于，精確計算會導致計算系統需要更高的功率以及硬件復雜度，而近似計算方法中，以精度為代價提高了系統性能和降低了硬件復雜度，并且這種能量的節省非常顯著。

現有的精確除法器有關鍵路徑長，延遲大，功耗高，面積大等諸多缺點。但對于一些特定的應用程序(如圖像處理，計算機視覺等)來說，并不需要精確的結果，其對輸出具有一定的容忍度。這種情況下就需要設計新型的高速，低功耗且面積小的近似除法器來代替精確除法器，來提高系統綜合性能。

對數運算可以將復雜的除法運算轉換成簡單的一次減法運算，相較于傳統的精確陣列除法器，大大縮短了關鍵路徑，降低了延遲，同時在硬件資源上的消耗也大大減少了，大幅度降低了功耗。但缺點就是，其計算精度很差，尤其對于大位寬的操作數來說，誤差值更大。為了結合這兩者的優點，設計出了近似混合除法器電路結構，其相比于精確除法器來說速度快，面積小，功耗低；相較于全部用對數運算來說，其計算精度又得到了保障。

發明內容：

發明目的：為解決上述技術問題，本發明提出一種基于恢復陣列和對數除法器的近似混合除法器及其設計方法，該除法器面積小、速度快、功耗低。

技術方案：為實現上述技術效果，本發明提供的技術方案為：

基于陣列除法器和對數除法器的混合近似除法器電路，其特征在于，包括改良后的前導位檢測技術、控制調整電路輸出的精確度和硬件指標的截斷模塊、優化后的精確陣列除法器結構以及使用改良后的前導位檢測技術的對數除法器模塊；該除法器為被除數16bits和除數8bits的除法器，最終的商值結果為16bits，設計中引入近似深度的概念，定義為h，根據用戶對具體精確度的要求不同選擇不同，范圍為8～16，商值結果的16-h bits高位由優化的精確陣列除法器模塊生成；商值結果的h bits低位由非精確的對數除法器模塊生成；其中，

截斷模塊是控制近似深度h的輸入，其值的不同決定了操作數的分配情況，從而可以配置成不同的精度和硬件資源的需求，通過選擇合適的近似深度值，以達到計算精度和硬件性能之間的良好折中。由選定好的近似深度h值，將操作數的被除數進行截斷， 16-hbits的高位分配給精確陣列除法器模塊，h bits的低位分配給對數除法器。

精確的陣列除法器模塊是由多個的精確陣列除法器單元組合構成，每個精確陣列除法器單元是由一個一位全減器和和一個數據選擇器構成。通過每一行相減得到的部分余數的正負來判斷該為的商值，并由得到的商值進行反饋至上一級控制部分余數是否進入下一位商值的運算。每一行產生一個商值，依次進行操作，最終得到16-h bits的高位商值及8bits的最終余數。