[發(fā)明專利]基于陣列和對數(shù)除法器的近似混合除法器電路

在審

• 申請?zhí)枺?/td>: 202010126403.6
• 申請日: 2020-02-27
• 公開（公告）號(hào): CN113312021A
• 公開（公告）日: 2021-08-27
• 發(fā)明（設(shè)計(jì)）人: 徐濤;劉偉強(qiáng);王成華
• 申請（專利權(quán)）人: 南京航空航天大學(xué)
• 主分類號(hào): G06F7/535
• 分類號(hào): G06F7/535
• 代理公司: 南京瑞弘專利商標(biāo)事務(wù)所(普通合伙) 32249
• 代理人: 劉珊珊

1.基于陣列除法器和對數(shù)除法器的混合近似除法器電路，其特征在于，包括改良后的前導(dǎo)位檢測技術(shù)、控制調(diào)整電路輸出的精確度和硬件指標(biāo)的截?cái)嗄K、優(yōu)化后的精確陣列除法器結(jié)構(gòu)以及使用改良后的前導(dǎo)位檢測技術(shù)的對數(shù)除法器模塊；該除法器為被除數(shù)16bits和除數(shù)8bits的除法器，最終的商值結(jié)果為16bits，設(shè)計(jì)中引入近似深度的概念，定義為h，根據(jù)用戶對具體精確度的要求不同選擇不同，范圍為8～16，商值結(jié)果的16-h bits高位由優(yōu)化的精確陣列除法器模塊生成；商值結(jié)果的h bits低位由非精確的對數(shù)除法器模塊生成；

截?cái)嗄K是控制近似深度h的輸入，其值的不同決定了操作數(shù)的分配情況，從而可以配置成不同的精度和硬件資源的需求，通過選擇合適的近似深度值，以達(dá)到計(jì)算精度和硬件性能之間的良好折中。由選定好的近似深度h值，將操作數(shù)的被除數(shù)進(jìn)行截?cái)啵?6-h bits的高位分配給精確陣列除法器模塊，h bits的低位分配給對數(shù)除法器。

精確的陣列除法器模塊是由多個(gè)的精確陣列除法器單元組合構(gòu)成，每個(gè)精確陣列除法器單元是由一個(gè)一位全減器和和一個(gè)數(shù)據(jù)選擇器構(gòu)成。通過每一行相減得到的部分余數(shù)的正負(fù)來判斷該為的商值，并由得到的商值進(jìn)行反饋至上一級(jí)控制部分余數(shù)是否進(jìn)入下一位商值的運(yùn)算。每一行產(chǎn)生一個(gè)商值，依次進(jìn)行操作，最終得到16-h bits的高位商值及8bits的最終余數(shù)。

將由精確陣列除法器得出的8bits的最終余數(shù)與截?cái)嗄K分配給對數(shù)除法器的hbits的低位操作數(shù)進(jìn)行串聯(lián)輸入，作為對數(shù)除法器的被除數(shù)，對數(shù)除法器模塊首先將操作數(shù)進(jìn)行前導(dǎo)位檢測，判斷其最高有效“1”的位置，然后對操作數(shù)進(jìn)行二進(jìn)制到對數(shù)的轉(zhuǎn)換，除法轉(zhuǎn)換成對數(shù)就等同于減法運(yùn)算，相減的結(jié)果即為商值的對數(shù)，再將其進(jìn)行對數(shù)到二進(jìn)制的轉(zhuǎn)換，最終通過檢測的前導(dǎo)“1”的位置，對結(jié)果進(jìn)行簡單的移位操作即得到h bits的低位商值，最終將由精確陣列除法器生成的16-h bits的高位商值與對數(shù)除法器生成的h bits的低位商值進(jìn)行串聯(lián)輸出，得到最終的商值結(jié)果。

2.基于恢復(fù)陣列和對數(shù)除法器的近似混合除法器的設(shè)計(jì)方法，其特征在于，包括步驟：

(1)構(gòu)建如權(quán)利要求1所述的近似混合除法器；

(2)假設(shè)被除數(shù)為X，位寬為16bits，除數(shù)為Y，位寬為8bits。通過近似深度h對操作數(shù)進(jìn)行截?cái)啵?6-h bits高位分配給精確陣列除法器，h bits低位分配給對數(shù)除法器。精確陣列除法器模塊的被除數(shù)定義為X₁，位寬為16-h bits，產(chǎn)生的最終余數(shù)定義為R₁，位寬為8bits，產(chǎn)生的高位商值定義為Q₁，位寬為16-h bits；分配給對數(shù)除法器的部分被除數(shù)定義為X₂，位寬為h bits，產(chǎn)生的低位商值定義為Q₂，位寬為h bits；Q₁和Q₂的串聯(lián)輸出即得最終商值，定義為Q，位寬為16bits。

(3)在精確陣列除法器中，16-h bits的操作數(shù)，需要16-h個(gè)行單元。每一個(gè)行單元進(jìn)行被除數(shù)和除數(shù)的相減即X₁-Y，從高位到低位，依次順延。每個(gè)行單元產(chǎn)生1bit的高位商值，并反饋回該行單元，通過數(shù)據(jù)選擇器控制其部分余數(shù)的輸出。若該行得出得商值為“1”，則數(shù)據(jù)選擇器選擇部分余數(shù)輸入到下一行；若該行得出得商值為“0”，則數(shù)據(jù)選擇器選擇X₁輸入到下一行。由精確陣列除法器得出得高位商值Q₁的表達(dá)式為：

(4)假設(shè)T＝R₁x2^h+X₂，其位寬等于8+h bits。將T作為對數(shù)除法器的被除數(shù)輸入，除數(shù)輸出仍然是Y。首先要對操作數(shù)進(jìn)行前導(dǎo)位檢測，判斷其最高有效位“1”的位置，用k₁和k₂來表示。然后對操作數(shù)進(jìn)行二進(jìn)制到對數(shù)的轉(zhuǎn)換，可以先將操作數(shù)寫成如下表達(dá)式的形式：其中，k₁的位寬為4bits，k₂的位寬為3bits。m₁和m₂是尾數(shù)部分，范圍為[0，1)。如此，對數(shù)除法器產(chǎn)生的低位商值的表達(dá)式為：將其進(jìn)行二進(jìn)制到對數(shù)的轉(zhuǎn)換：log₂Q₂＝k₁-k₂+log₂(1+m₁)-log₂(1+m₂)；在數(shù)學(xué)運(yùn)算中，當(dāng)0≤m＜1的時(shí)候，log₂(1+m)≈m，將其代入到前面的表達(dá)式中，就可以得到近似的低位商值Q₂的表達(dá)式：log₂Q₂≈k₁-k₂+m₁-m₂；由表達(dá)式可見，只需進(jìn)行簡單的減法運(yùn)算，得出近似的低位商值的對數(shù)值；接著將該計(jì)算的對數(shù)值進(jìn)行對數(shù)到二進(jìn)制數(shù)的轉(zhuǎn)換得到低位商值表達(dá)式為：最后將所得出的Q₁和Q₂串聯(lián)輸出即得最終商值Q。