[發(fā)明專利]用于可編程器件的機(jī)器學(xué)習(xí)訓(xùn)練架構(gòu)

在審

• 申請?zhí)枺?/td>: 202010125245.2
• 申請日: 2020-02-27
• 公開（公告）號: CN111753993A
• 公開（公告）日: 2020-10-09
• 發(fā)明（設(shè)計）人: M·朗哈默爾;B·帕斯卡;S·格里波克;G·W·貝克勒;A·哈杰斯庫
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G06N20/00
• 分類號: G06N20/00;G06N3/02;G06F7/485
• 代理公司: 永新專利商標(biāo)代理有限公司 72002
• 代理人: 劉炳勝

可編程器件可以被配置為使用在脈動陣列上實(shí)施的矩陣乘法電路來支持機(jī)器學(xué)習(xí)訓(xùn)練操作。脈動陣列包括處理元件的陣列，每個處理元件包括混合浮點(diǎn)點(diǎn)積電路。混合點(diǎn)積電路具有硬數(shù)據(jù)路徑和硬/軟數(shù)據(jù)路徑，硬數(shù)據(jù)路徑使用以浮點(diǎn)模式進(jìn)行操作的數(shù)字信號處理(DSP)塊，硬/軟數(shù)據(jù)路徑使用結(jié)合通用的軟邏輯操作的以定點(diǎn)模式進(jìn)行操作的DSP塊。硬/軟數(shù)據(jù)路徑包括饋送加法器樹的2元素點(diǎn)積電路。使用格式轉(zhuǎn)換和歸一化電路將硬數(shù)據(jù)路徑的結(jié)果與加法器樹合并。混合點(diǎn)積電路的輸入可以是BFLOAT16格式。硬數(shù)據(jù)路徑可以是單精度格式。硬/軟數(shù)據(jù)路徑使用與BFLOAT16類似但不同的定制的格式。

交叉引用

本公開要求于2019年3月27日提交的臨時專利申請No.62/824,797的權(quán)益，因此其全部內(nèi)容通過引用并入本文。

背景技術(shù)

本發(fā)明通常涉及集成電路，并且特別地，涉及被配置為支持機(jī)器學(xué)習(xí)的可編程集成電路。

諸如可編程邏輯器件(PLD)的可編程集成電路包括具有查找表(LUT)和基于加法器的邏輯的可配置邏輯電路，查找表(LUT)和基于加法器的邏輯被設(shè)計為允許用戶根據(jù)用戶的特定需求來定制電路。除該可配置邏輯之外，PLD還包括用于連接可配置邏輯塊的輸入和輸出的可編程互連或布線電路。該可編程邏輯和布線電路的組合稱為“軟”邏輯。

除了軟邏輯，PLD還可以包括實(shí)施特定的預(yù)定義邏輯功能的專門處理塊，并且因此專門處理塊不能由用戶進(jìn)行配置。這樣的專門處理塊可以包括PLD上的電路的集中，該P(yáng)LD已經(jīng)部分地或完全地硬連線以執(zhí)行一個或多個特定任務(wù)，例如邏輯的或數(shù)學(xué)的操作。PLD上已經(jīng)提供的一個特別有用的專門處理塊類型是數(shù)字信號處理(DSP)塊。常規(guī)的DSP塊包括兩個18×18乘法器，其可以與其他內(nèi)部電路組合以形成更大的27×27乘法器。27×27乘法器用作要求24位精度的IEEE 754單精度浮點(diǎn)乘法器的一部分。

人工智能的最新發(fā)展(例如機(jī)器學(xué)習(xí)和深度學(xué)習(xí)的進(jìn)步)涉及訓(xùn)練和推理，這已經(jīng)需要更高的乘法密度。與使用相對簡單的數(shù)學(xué)和數(shù)據(jù)流的推理相反，機(jī)器學(xué)習(xí)訓(xùn)練涉及需要訪問外部存儲器的、更復(fù)雜的大型矩陣乘法。然而，對外部存儲器的訪問由外部存儲帶寬和內(nèi)部帶寬管理約束所限制。使用傳統(tǒng)的浮點(diǎn)乘法器來支持PLD上的復(fù)雜訓(xùn)練操作可能是不夠的。使用過多的軟邏輯與傳統(tǒng)的浮點(diǎn)乘法器結(jié)合來支持訓(xùn)練也易于產(chǎn)生擬合和時序收斂問題。

在此背景內(nèi)，出現(xiàn)了本文描述的實(shí)施例。

附圖說明

圖1是根據(jù)實(shí)施例的說明性的可編程集成電路的示圖。

圖2是根據(jù)實(shí)施例的說明性的機(jī)器學(xué)習(xí)訓(xùn)練電路的示圖。

圖3是根據(jù)實(shí)施例的脈動陣列處理元件的示圖。

圖4是根據(jù)實(shí)施例的示出對處理元素的陣列的說明性的矩陣分配的示圖。

圖5A是根據(jù)實(shí)施例的說明性的混合浮點(diǎn)16元素點(diǎn)積電路的示圖。

圖5B是根據(jù)實(shí)施例的說明性的2元素點(diǎn)積電路的示圖。

圖6A是經(jīng)典的浮點(diǎn)乘法器的示圖。

圖6B是根據(jù)實(shí)施例的圖5B所示的2元素點(diǎn)積電路內(nèi)的說明性的定制浮點(diǎn)乘法器的示圖。

圖7A是經(jīng)典的浮點(diǎn)加法器的示圖。

圖7B是根據(jù)實(shí)施例的圖5B所示的2元素點(diǎn)積電路內(nèi)的說明性的浮點(diǎn)加法器的示圖。

圖7C是根據(jù)實(shí)施例的圖5A的混合浮點(diǎn)點(diǎn)積電路的第一加法器級中的說明性的定制浮點(diǎn)加法器的示圖。

圖7D是根據(jù)實(shí)施例的圖5A的混合浮點(diǎn)點(diǎn)積電路的第二加法器級中的說明性的定制浮點(diǎn)加法器的示圖。

圖7E是根據(jù)實(shí)施例的圖5A的混合浮點(diǎn)點(diǎn)積電路的第三加法器級中的說明性的定制浮點(diǎn)加法器的示圖。