[發明專利]用于可編程器件的機器學習訓練架構

在審

• 申請號: 202010125245.2
• 申請日: 2020-02-27
• 公開（公告）號: CN111753993A
• 公開（公告）日: 2020-10-09
• 發明（設計）人: M·朗哈默爾;B·帕斯卡;S·格里波克;G·W·貝克勒;A·哈杰斯庫
• 申請（專利權）人: 英特爾公司
• 主分類號: G06N20/00
• 分類號: G06N20/00;G06N3/02;G06F7/485
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉炳勝

1.一種集成電路，包括：

第一數字信號處理(DSP)塊，其被配置為以浮點模式進行操作；

第二數字信號處理(DSP)塊，其被配置為以不同于所述浮點模式的定點模式進行操作；以及

加法器，其被配置為接收來自以所述浮點模式進行操作的所述第一DSP塊的第一信號，并且接收來自以所述定點模式進行操作的所述第二DSP塊的第二信號。

2.根據權利要求1所述的集成電路，其中，所述第一DSP塊是硬數據路徑的一部分，并且其中，所述第二DSP塊是硬數據路徑和軟數據路徑的一部分。

3.根據權利要求1-2中任一項所述的集成電路，其中，所述第一DSP塊和所述第二DSP塊被配置為接收第一浮點格式的輸入信號，并且其中，所述第一DSP塊被配置為輸出不同于所述第一浮點格式的第二浮點格式的信號。

4.根據權利要求3所述的集成電路，其中，所述第一浮點格式是具有一個符號位、八個階碼位和至多七個小數位的BFLOAT16格式。

5.根據權利要求3所述的集成電路，其中，所述第二浮點格式是具有一個符號位、八個階碼位和二十三個小數位的單精度格式。

6.根據權利要求3所述的集成電路，其中，所述第二DSP塊被配置為輸出第三浮點格式的信號，所述第三浮點格式不同于所述第一浮點格式和所述第二浮點格式。

7.根據權利要求6所述的集成電路，其中，所述第三浮點格式比所述第一浮點格式具有更多的階碼位。

8.根據權利要求6所述的集成電路，其中，所述第三浮點格式具有可調的小數位數量，所述可調的小數位數量確定所述第三浮點格式的截斷量。

9.根據權利要求6所述的集成電路，還包括格式轉換電路，所述格式轉換電路被配置為將信號從所述第二浮點格式轉換為所述第三浮點格式。

10.根據權利要求6所述的集成電路，其中，所述第二DSP塊依賴于軟邏輯以支持輸出所述第三浮點格式的所述信號。

11.根據權利要求10所述的集成電路，還包括第一加法器電路，所述第一加法器電路被配置為接收來自所述第二DSP塊的所述信號并且輸出不同于所述第三浮點格式的第四浮點格式的信號。

12.根據權利要求11所述的集成電路，還包括加法器樹，所述加法器樹被配置為接收來自所述第一加法器電路的信號。

13.根據權利要求12所述的集成電路，其中，所述加法器樹包括第一加法器級，所述第一加法器級被配置為輸出不同于所述第四浮點格式的第五浮點格式的信號。

14.根據權利要求13所述的集成電路，其中，所述加法器樹包括第二加法器級，所述第二加法器級被配置為輸出不同于所述第五浮點格式的第六浮點格式的信號。

15.根據權利要求14所述的集成電路，其中，所述加法器樹包括第三加法器級，所述第三加法器級被配置為輸出不同于所述第六浮點格式的第七浮點格式的信號。

16.根據權利要求15所述的集成電路，還包括歸一化電路，所述歸一化電路被配置為接收來自所述加法器樹的信號并且將信號從所述第七浮點格式轉換為所述第二浮點格式。

17.一種混合浮點算術電路，包括：

第一部分，僅包括硬電路塊；

第二部分，包括硬電路和軟電路；以及

加法器，其在所述第一部分中，其中，所述加法器被配置為接收來自所述第一部分的第一信號并且接收來自所述第二部分的第二信號。