[發明專利]半導體器件及其形成方法

在審

• 申請號: 202010123709.6
• 申請日: 2020-02-27
• 公開（公告）號: CN111627906A
• 公開（公告）日: 2020-09-04
• 發明（設計）人: 康伯堅;周文昇;彭永州
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/07
• 分類號: H01L27/07
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種半導體器件包括晶體管和電阻器。晶體管串聯連接在電源端子和接地端子之間，并且晶體管的柵極端子連接在一起。電阻器覆蓋在晶體管上方。電阻器連接在晶體管的源極端子和接地端子之間。本發明的實施例還涉及半導體器件及其形成方法。

技術領域

本發明的實施例涉及半導體器件及其形成方法。

背景技術

隨著半導體技術的發展，集成電路(IC)已遷移到較小的特征尺寸，例如8納米、16納米、12納米、7納米、5納米及以下。具有小特征尺寸的半導體技術導致半導體制造與設計之間的更多交互。制造差異的影響對于半導體器件將變得更加重要。例如，當制造具有相同設計的兩個晶體管時，這兩個晶體管之間存在的制造差異將導致這兩個晶體管之間的失配。這種變化可能導致兩個半導體電阻器之間的比率發生偏移。因此，某些關鍵性能指標(如時序、噪聲和可靠性)可能會受到不利影響。

發明內容

本發明的實施例提供了一種半導體器件，包括：多個晶體管，串聯連接在電源端子和接地端子之間，并且晶體管的柵極端子連接在一起；以及電阻器，覆蓋在晶體管上方，電阻器連接在晶體管和接地端子之間。

本發明的另一實施例提供了一種半導體器件，包括：第一組晶體管，串聯連接在第一電源端子和第一接地端子之間，并且第一組中的晶體管的柵極端子連接在一起；第二組晶體管，串聯連接在第二電源端子和第二接地端子之間，并且第二組中的晶體管的柵極端子連接在一起并且連接到第一組中的晶體管的柵極端子；第一電阻器，覆蓋在第一組的第一晶體管上方，第一電阻器連接在第一組的第一晶體管與第一接地端子之間；以及第二電阻器，覆蓋在第二組的第二晶體管上方，第二電阻器連接在第二組的第二晶體管與第二接地端子之間。

本發明的又一實施例提供了一種形成半導體器件的方法，包括：通過在第一電源端子和第一接地端子之間串聯連接多個第一晶體管并且將第一晶體管的柵極端子連接在一起來形成第一等效晶體管；通過在第二電源端子和第二接地端子之間串聯連接多個第二晶體管并且將第二晶體管的柵極端子連接在一起來形成第二等效晶體管；在第一等效晶體管上方形成第一電阻器，第一電阻器連接在第一等效晶體管和第一接地端子之間；以及在第二等效晶體管上方形成第二電阻器，第二電阻器連接在第二等效晶體管和第二接地端子之間。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是根據本公開的各種實施例的半導體器件的示例性布局圖。

圖2是示出根據一些實施例的半導體器件中的晶體管組和電阻器的結構的頂視圖。

圖3是根據本公開的一些實施例沿圖2中截面線的晶體管組的截面圖。

圖4A、圖4B、圖4C和圖4D是根據本公開的一些實施例沿圖2中另一截面線的晶體管組和電阻器的薄膜電阻器的截面圖。

圖5A是示出根據一些實施例的圖2中的第二區域中的金屬互連件的頂視圖。

圖5B是示出根據一些實施例的圖2中的第二區域中的金屬互連件的另一頂視圖。

圖6A是示出根據一些實施例的圖2中第三區域中的電阻器的薄膜電阻器的頂視圖。

圖6B是示出根據一些實施例的圖2中第三區域中的電阻器的薄膜電阻器的另一頂視圖。

圖7是根據本公開的各種實施例的半導體器件的示例性布局圖。

圖8是示出根據一些實施例的用于制造半導體器件的方法的流程圖。

具體實施方式