[發(fā)明專利]半導(dǎo)體裝置及其控制方法

在審

• 申請?zhí)枺?/td>: 202010121349.6
• 申請日: 2020-02-26
• 公開（公告）號: CN112466356A
• 公開（公告）日: 2021-03-09
• 發(fā)明（設(shè)計）人: 辻伸広
• 申請（專利權(quán)）人: 鎧俠股份有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C16/26
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 張世俊

本發(fā)明的一實(shí)施方式提供一種能夠有效率地進(jìn)行各芯片的工作周期調(diào)整電路的調(diào)整動作的半導(dǎo)體裝置及其控制方法。實(shí)施方式的半導(dǎo)體裝置具備：第1芯片，與被輸入來自主機(jī)裝置的信號的端子電連接；及第2芯片，與第1芯片電連接。第2芯片具有調(diào)整周期信號的占空比的第1工作調(diào)整電路，第1芯片具有調(diào)整周期信號的占空比的第2工作調(diào)整電路。第1工作調(diào)整電路在第1期間進(jìn)行第1調(diào)整動作，第2工作調(diào)整電路在第2期間進(jìn)行第2調(diào)整動作，第1期間與第2期間具有重復(fù)的期間。

[相關(guān)申請]

本申請享有以日本專利申請2019-163202號(申請日：2019年9月6日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

技術(shù)領(lǐng)域

本實(shí)施方式涉及一種半導(dǎo)體裝置及其控制方法。

背景技術(shù)

在多個存儲器芯片經(jīng)由接口芯片與外部端子連接的半導(dǎo)體裝置中，有時進(jìn)行搭載于各芯片的工作周期調(diào)整電路的調(diào)整(校正)動作。此時，期望有效率地進(jìn)行各芯片的工作周期調(diào)整電路的調(diào)整動作。

發(fā)明內(nèi)容

一實(shí)施方式提供一種能夠有效率地進(jìn)行各芯片的工作周期調(diào)整電路的調(diào)整動作的半導(dǎo)體裝置及其控制方法。

實(shí)施方式的半導(dǎo)體裝置具備：第1芯片，與被輸入來自主機(jī)裝置的信號的端子電連接；及第2芯片，與第1芯片電連接。第2芯片具有調(diào)整周期信號的占空比的第1工作調(diào)整電路，第1芯片具有調(diào)整周期信號的占空比的第2工作調(diào)整電路。第1工作調(diào)整電路在第1期間進(jìn)行第1調(diào)整動作，第2工作調(diào)整電路在第2期間進(jìn)行第2調(diào)整動作，第1期間與第2期間具有重復(fù)的期間。

附圖說明

圖1是表示應(yīng)用了第1實(shí)施方式的半導(dǎo)體裝置的系統(tǒng)的構(gòu)成的圖。

圖2是表示第1實(shí)施方式的半導(dǎo)體裝置的構(gòu)成的圖。

圖3是表示第1實(shí)施方式的半導(dǎo)體裝置的動作的波形圖。

圖4是表示第2實(shí)施方式的半導(dǎo)體裝置的動作的波形圖。

圖5是表示第3實(shí)施方式的半導(dǎo)體裝置的構(gòu)成的圖。

圖6是表示第3實(shí)施方式的半導(dǎo)體裝置的動作的波形圖。

圖7是表示第4實(shí)施方式的半導(dǎo)體裝置的構(gòu)成的圖。

圖8(a)及8(b)是表示第4實(shí)施方式的半導(dǎo)體裝置的動作的波形圖。

圖9是表示第5實(shí)施方式的半導(dǎo)體裝置的構(gòu)成的圖。

圖10是表示第5實(shí)施方式的半導(dǎo)體裝置的動作的波形圖。

圖11是表示第6實(shí)施方式的半導(dǎo)體裝置的構(gòu)成的圖。

圖12是表示第6實(shí)施方式的半導(dǎo)體裝置的動作的波形圖。

具體實(shí)施方式

以下，參照附圖詳細(xì)地說明實(shí)施方式的半導(dǎo)體裝置。此外，本發(fā)明并不受這些實(shí)施方式限定。

(第1實(shí)施方式)

第1實(shí)施方式的半導(dǎo)體裝置，例如是包含多個存儲器芯片及接口芯片的半導(dǎo)體存儲裝置，多個存儲器芯片經(jīng)由接口芯片與外部端子連接。在半導(dǎo)體裝置中，有時進(jìn)行搭載在各芯片上的工作周期調(diào)整電路(DCC：Duty Cycle Corrector)的調(diào)整動作。此時，期望有效率地進(jìn)行各芯片的DCC的調(diào)整動作。

在像NAND(Not AND，與非)型閃速存儲裝置那樣進(jìn)行與時鐘信號等周期信號同步的動作的半導(dǎo)體裝置(例如半導(dǎo)體存儲裝置)中，必須將時鐘信號的DCD(Duty CycleDistortion：工作周期失真)抑制得較小。因此，作為對所產(chǎn)生的DCD進(jìn)行校正的電路，存在DCC。