[發明專利]嵌入T線圈內的峰化電感器

在審

• 申請號: 202010120404.X
• 申請日: 2020-02-26
• 公開（公告）號: CN111755415A
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 文卡塔·N·R·法努卡魯;U·K·舒克拉;S·托加爾
• 申請（專利權）人: 格芯公司
• 主分類號: H01L23/522
• 分類號: H01L23/522
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及嵌入T線圈內的峰化電感器，揭示包括峰化電感器及T線圈的結構，以及與形成此類結構關聯的方法。后端工藝互連結構包括第一金屬化層級、第二金屬化層級，以及設置于該第一金屬化層級與該第二金屬化層級之間的第三金屬化層級。該T線圈包括具有設置于該第一金屬化層級中的第一線圈的第一電感器以及具有設置于該第二金屬化層級中的第二線圈的第二電感器。峰化電感器包括設置于該第三金屬化層級中的線圈。該第一電感器的該第一線圈、該第二電感器的該第二線圈，以及該峰化電感器的該線圈以疊置布置堆疊于該后端工藝互連結構中。

技術領域

本發明涉及半導體裝置制造及集成電路，尤其涉及包括峰化電感器及T線圈的結構，以及與形成此類結構關聯的方法。

背景技術

電感器代表一種片上被動裝置，常用于被設計為在高頻操作的許多類型的單片集成電路中。可在芯片上的后端工藝(back-end-of-line；BEOL)互連結構的金屬化層級中制造電感器。電感器可由品質因數表征，該品質因數是代表能量損耗與能量儲存之間的關系的度量的品質因數。品質因數的高值反映對于芯片的襯底的低能量損耗。不過，增加品質因數是以增加電感器的尺寸為代價的。片上電感器的設計常常必須平衡該芯片上的該電感器所占據的空間與該電感器的品質因數的值作為折中。

芯片在電路設計中可將片上電感器與T線圈集成，以提供電感峰化。這些電路設計往往相當低效地利用BEOL互連結構中的可用空間。尤其，在芯片布局中常使用完全隔開且側向擴展的區域來放置該片上峰化電感器以及放置該T線圈。該T線圈及片上峰化電感器還具有單獨的禁止區(keep out zone)，其進一步加劇了芯片上的可用空間的低效利用。

需要包括峰化電感器及T線圈的改進結構以及與形成此類結構關聯的方法。

發明內容

在本發明的一個實施例中，一種結構包括后端工藝互連結構，其具有第一金屬化層級、第二金屬化層級，以及設置于該第一金屬化層級與該第二金屬化層級之間的第三金屬化層級。該結構還包括具有第一電感器及第二電感器的T線圈，該第一電感器具有設置于該第一金屬化層級中的第一線圈且該第二電感器具有設置于該第二金屬化層級中的第二線圈。峰化電感器包括設置于該第三金屬化層級中的線圈。該第一電感器的該第一線圈、該第二電感器的該第二線圈，以及該峰化電感器的該線圈以疊置布置堆疊于該后端工藝互連結構中。

在本發明的一個實施例中，一種方法包括形成具有設置于后端工藝互連結構的第一金屬化層級中的第一線圈的T線圈的第一電感器，形成具有設置于該后端工藝互連結構的第二金屬化層級中的第二線圈的該T線圈的第二電感器，以及形成具有設置于該后端工藝互連結構的第三金屬化層級中的線圈的峰化電感器。該第三金屬化層級設置于該第一金屬化層級與該第二金屬化層級之間。該第一電感器的該第一線圈、該第二電感器的該第二線圈，以及該峰化電感器的該線圈以疊置布置堆疊于該后端工藝互連結構中。

附圖說明

包含于并構成本說明書的一部分的附圖示例說明本發明的各種實施例，并與上面所作的有關本發明的概括說明以及下面所作的有關實施例的詳細說明一起用以解釋本發明的實施例。在該些附圖中，類似的附圖標記表示不同視圖中類似的特征。

圖1顯示依據本發明的實施例包括電感器及T線圈的電路的電路圖。

圖2顯示圖1的電感器及T線圈的立體圖，其中，為說明簡單，省略層間介電層。

圖3顯示大體沿圖2中的線3-3所作的剖視圖。

圖4顯示大體沿圖2中的線4-4所作的剖視圖。

圖5顯示大體沿圖2中的線5-5所作的剖視圖。

具體實施方式