[發(fā)明專利]用于符號存儲地址生成的系統(tǒng)、裝置和方法

在審

• 申請?zhí)枺?/td>: 202010116698.9
• 申請日: 2020-02-25
• 公開（公告）號: CN111752616A
• 公開（公告）日: 2020-10-09
• 發(fā)明（設(shè)計）人: 杰弗里·J·庫克;斯里坎特·T·斯里尼瓦桑;喬納森·D·皮爾斯;大衛(wèi)·B·謝菲爾德
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京東方億思知識產(chǎn)權(quán)代理有限責任公司 11258
• 代理人: 宗曉斌

本公開涉及用于符號存儲地址生成的系統(tǒng)、裝置和方法。在一個實施例中，一種裝置包括：多個執(zhí)行通道，用于進行指令的并行執(zhí)行；以及耦合到該多個執(zhí)行通道的統(tǒng)一符號存儲地址緩沖器，該統(tǒng)一符號存儲地址緩沖器包括多個條目，每個條目為要被多個執(zhí)行通道中的至少一些執(zhí)行通道執(zhí)行的存儲指令存儲符號存儲地址。描述和要求保護了其他實施例。

技術(shù)領(lǐng)域

實施例涉及用于處理存儲操作的處理器體系結(jié)構(gòu)。

背景技術(shù)

數(shù)據(jù)并行單程序多數(shù)據(jù)(single program multiple data，SPMD)處理器將許多執(zhí)行通道作為一個群組來進行協(xié)調(diào)以分攤控制邏輯和狀態(tài)以獲得密度和能量效率。在非阻塞(存儲上)處理器微體系結(jié)構(gòu)中，存儲被分解成兩個操作：(1)存儲地址計算操作(storeaddress calculation operation，STA)，其從邏輯上實施相對于其他加載和存儲的程序順序(為了自我一致性)；以及(2)資深存儲數(shù)據(jù)操作(senior store data operation，STD)，其發(fā)生在指令引退時以將數(shù)據(jù)存儲到存儲器中。然而，此方案要求在STA調(diào)遣時的每通道存儲地址生成。此存儲地址隨后被存儲在每通道存儲地址緩沖器中以被后續(xù)加載利用每通道內(nèi)容可尋址存儲器邏輯來檢查以查找存儲器排序沖突，這會操作到STD操作調(diào)遣并完成許多周期之后為止。這樣，對于這種處理器存在相當大的芯片占地和功率消耗花費。

發(fā)明內(nèi)容

根據(jù)本公開的實施例，提供了一種用于存儲符號存儲地址的裝置，包括：多個執(zhí)行通道，用于進行指令的并行執(zhí)行；以及耦合到所述多個執(zhí)行通道的統(tǒng)一符號存儲地址緩沖器，所述統(tǒng)一符號存儲地址緩沖器包括多個條目，每個條目為要被所述多個執(zhí)行通道中的至少一些直行通道執(zhí)行的存儲指令存儲符號存儲地址。

根據(jù)本公開的實施例，提供了一種用于處理符號地址的方法，該方法包括：在處理器的調(diào)度器中接收單程序多數(shù)據(jù)(SPMD)存儲指令；為所述SPMD存儲指令生成符號地址；在統(tǒng)一符號存儲地址緩沖器的條目中為所述SPMD存儲指令存儲所述符號地址；將所述SPMD存儲指令調(diào)遣到所述處理器的多個執(zhí)行通道；并且至少部分地基于利用加載指令的符號地址對所述統(tǒng)一符號存儲地址緩沖器的訪問，來將所述加載指令投機性地調(diào)遣到所述多個執(zhí)行通道，所述加載指令在程序順序上在所述SPMD存儲指令之后。

根據(jù)本公開的實施例，提供了一種包括計算機可讀指令的計算機可讀存儲介質(zhì)，所述計算機可讀指令當被執(zhí)行時用于實現(xiàn)如下方法，該方法包括：在處理器的調(diào)度器中接收單程序多數(shù)據(jù)(SPMD)存儲指令；為所述SPMD存儲指令生成符號地址；在統(tǒng)一符號存儲地址緩沖器的條目中為所述SPMD存儲指令存儲所述符號地址；將所述SPMD存儲指令調(diào)遣到所述處理器的多個執(zhí)行通道；并且至少部分地基于利用加載指令的符號地址對所述統(tǒng)一符號存儲地址緩沖器的訪問，來將所述加載指令投機性地調(diào)遣到所述多個執(zhí)行通道，所述加載指令在程序順序上在所述SPMD存儲指令之后。

根據(jù)本公開的實施例，提供了一種用于處理符號存儲地址的系統(tǒng)，包括：處理器，包括：包括多個核心的主機處理器，其中第一核心用于執(zhí)行第一線程；以及耦合到所述主機處理器的數(shù)據(jù)并行集群，所述數(shù)據(jù)并行集群包括：多個執(zhí)行通道，用于進行與所述第一線程相關(guān)的第二線程的指令的并行執(zhí)行；調(diào)度器，用于在要被所述多個執(zhí)行通道執(zhí)行的存儲指令的存儲地址調(diào)遣時并且在由所述多個執(zhí)行通道的每一者為所述存儲指令計算通道存儲地址之前，基于所述存儲指令的地址為所述存儲指令生成符號存儲地址；以及耦合到所述多個執(zhí)行通道的統(tǒng)一符號存儲地址緩沖器，用于存儲所述符號存儲地址；以及耦合到所述處理器的系統(tǒng)存儲器。

根據(jù)本公開的實施例，提供了一種用于存儲符號存儲地址的裝置，包括：多個執(zhí)行通道裝置，用于對指令進行并行執(zhí)行；以及耦合到所述多個執(zhí)行通道裝置的統(tǒng)一符號存儲地址緩沖器裝置，所述統(tǒng)一符號存儲地址緩沖器裝置包括多個條目，每個條目為要被所述多個執(zhí)行通道裝置中的至少一些執(zhí)行通道裝置執(zhí)行的存儲指令存儲符號存儲地址。

附圖說明