[發明專利]用于符號存儲地址生成的系統、裝置和方法

在審

• 申請號: 202010116698.9
• 申請日: 2020-02-25
• 公開（公告）號: CN111752616A
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 杰弗里·J·庫克;斯里坎特·T·斯里尼瓦桑;喬納森·D·皮爾斯;大衛·B·謝菲爾德
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 宗曉斌

1.一種用于存儲符號存儲地址的裝置，包括：

多個執行通道，用于進行指令的并行執行；以及

耦合到所述多個執行通道的統一符號存儲地址緩沖器，所述統一符號存儲地址緩沖器包括多個條目，每個條目為要被所述多個執行通道中的至少一些執行通道執行的存儲指令存儲符號存儲地址。

2.如權利要求1所述的裝置，還包括調度器，用于基于所述存儲指令的至少一些地址字段生成所述符號存儲地址，所述符號存儲地址包括多個字段，所述多個字段包括位移字段、基址寄存器字段和變址寄存器字段。

3.如權利要求2所述的裝置，其中所述多個字段還包括比例因子字段和操作元大小字段。

4.如權利要求2所述的裝置，其中，對于在程序順序上在所述存儲指令之后的加載指令，所述調度器用于基于所述加載指令的至少一些地址字段為所述加載指令生成符號加載地址并且基于所述符號加載地址訪問所述統一符號存儲地址緩沖器，以確定所述加載指令是否與進行中存儲指令沖突。

5.如權利要求4所述的裝置，其中響應于對所述加載指令與所述進行中存儲指令沖突的確定，所述調度器用于抑制所述加載指令，直到所述進行中存儲指令完成為止。

6.如權利要求4所述的裝置，其中響應于對所述加載指令不與所述進行中存儲指令沖突的確定，所述調度器用于將所述加載指令投機性地調遣到所述多個執行通道。

7.如權利要求6所述的裝置，其中響應于對所述加載指令的投機性調遣，所述多個執行通道中的至少一些用于為所述加載指令計算通道加載地址，執行所述加載指令，并且將所述通道加載地址存儲到所述執行通道的存儲器順序隊列中。

8.如權利要求7所述的裝置，其中在所述存儲指令引退時，所述多個執行通道的每一者用于為所述存儲指令計算通道存儲地址并且至少部分地基于所述存儲器順序隊列的內容確定一個或多個加載指令是否與所述存儲指令沖突。

9.如權利要求8所述的裝置，其中響應于對第一執行通道中的沖突的確定，所述第一執行通道用于從所述第一執行通道中沖刷所述一個或多個加載指令。

10.如權利要求1所述的裝置，其中所述裝置用于至少部分地基于執行中的應用的性能度量來動態地禁用加載指令的投機性執行。

11.如權利要求10所述的裝置，其中所述性能度量包括誤投機率。

12.一種用于處理符號地址的方法，該方法包括：

在處理器的調度器中接收單程序多數據(SPMD)存儲指令；

為所述SPMD存儲指令生成符號地址；

在統一符號存儲地址緩沖器的條目中為所述SPMD存儲指令存儲所述符號地址；

將所述SPMD存儲指令調遣到所述處理器的多個執行通道；并且

至少部分地基于利用加載指令的符號地址對所述統一符號存儲地址緩沖器的訪問，來將所述加載指令投機性地調遣到所述多個執行通道，所述加載指令在程序順序上在所述SPMD存儲指令之后。

13.如權利要求12所述的方法，還包括：當所述加載指令的符號地址匹配所述統一符號存儲地址緩沖器中的條目時，阻止所述加載指令被投機性調遣。

14.如權利要求12所述的方法，還包括：基于所述SPMD存儲指令的地址生成所述SPMD存儲指令的符號地址，所述SPMD存儲指令的符號地址包括多個字段，所述多個字段包括位移字段、基址寄存器字段、變址寄存器字段、比例因子字段和操作元大小字段。