[發(fā)明專利]半導(dǎo)體元件的制造方法以及等離子體處理裝置

在審

• 申請?zhí)枺?/td>: 202010115040.6
• 申請日: 2020-02-25
• 公開（公告）號: CN111799173A
• 公開（公告）日: 2020-10-20
• 發(fā)明（設(shè)計）人: 三浦真;石井洋平;酒井哲;前田賢治
• 申請（專利權(quán)）人: 株式會社日立高新技術(shù)
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L21/67;H01J37/32
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 齊秀鳳

1.一種半導(dǎo)體元件的制造方法，其特征在于，包括；

第1工序，對至少具有硅層和在所述硅層上形成的硅鍺層的半導(dǎo)體基板實施基于第1條件的等離子體處理而使所述硅鍺層露出；以及

第2工序，對所述半導(dǎo)體基板實施基于第2條件的等離子體處理而使硅偏析至露出的所述硅鍺層的表面，

所述第1條件是能夠?qū)λ龉桄N層或與所述硅鍺層相鄰的層進行蝕刻的條件，

所述第2條件是實施氫等離子體處理的條件，

所述第1工序以及所述第2工序在同一等離子體處理裝置的處理室內(nèi)連續(xù)進行。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中，

所述第1工序以及所述第2工序在室溫下進行。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中，

所述第2條件是對所述半導(dǎo)體基板施加比在所述第1條件下施加于所述半導(dǎo)體基板的高頻偏壓低的高頻偏壓或不施加高頻偏壓的條件。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中，

所述第2條件將對所述半導(dǎo)體基板實施氫等離子體處理的處理時間設(shè)為20秒以內(nèi)。

5.根據(jù)權(quán)利要求3所述的半導(dǎo)體元件的制造方法，其中，

在所述第2工序中形成的硅偏析層的厚度小于1nm。

6.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中，

所述半導(dǎo)體元件為鰭型FET，

所述第1工序是形成所述鰭型FET的鰭構(gòu)造的工序，

所述第1條件是相對于所述半導(dǎo)體基板表面保持垂直性地對所述硅鍺層以及所述硅層進行各向異性蝕刻的條件。

7.根據(jù)權(quán)利要求6所述的半導(dǎo)體元件的制造方法，其中，

在所述第2工序中，在所述鰭構(gòu)造上保留作為在所述第1工序中形成所述鰭構(gòu)造用的掩模而使用的硬掩模的狀態(tài)下，對所述半導(dǎo)體基板實施所述氫等離子體處理。

8.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中，

所述半導(dǎo)體元件為鰭型FET，

所述第1工序是對以覆蓋所述鰭型FET的鰭構(gòu)造的方式堆積的第1絕緣膜進行回蝕而形成元件分離區(qū)域的工序，

所述第1條件是相對于所述硅鍺層以及所述硅層選擇性地蝕刻所述第1絕緣膜的條件。

9.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中，

所述半導(dǎo)體元件為鰭型FET，

所述第1工序是對形成在所述鰭型FET的鰭構(gòu)造上的第2絕緣膜以及形成在所述第2絕緣膜上的非晶硅層或多晶硅層進行蝕刻除去的工序，

所述第1條件是相對于所述硅鍺層以及所述硅層選擇性地蝕刻所述第2絕緣膜以及所述非晶硅層或所述多晶硅層的條件。

10.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件的制造方法，其中，

所述第2絕緣膜為偽柵極絕緣膜，所述非晶硅層或所述多晶硅層為偽柵極層。

11.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中，

所述半導(dǎo)體元件為鰭型FET，

在所述鰭型FET的制造工序中，進行多次所述第2工序。

12.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中，

所述半導(dǎo)體元件是溝道的整周被柵極覆蓋的環(huán)繞柵極型FET，

在所述第1工序之前，在形成于所述半導(dǎo)體基板上的所述硅層與所述硅鍺層的層疊膜形成鰭構(gòu)造，

所述第1工序是從所述鰭構(gòu)造蝕刻除去所述硅層的工序，

所述第1條件是相對于所述鰭構(gòu)造的所述硅鍺層選擇性地蝕刻所述鰭構(gòu)造的所述硅層的條件。