[發明專利]半導體封裝

在審

• 申請號: 202010113698.3
• 申請日: 2020-02-24
• 公開（公告）號: CN112151529A
• 公開（公告）日: 2020-12-29
• 發明（設計）人: 陳明發;吳念芳;葉松峯;劉醇鴻;史朝文
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L23/31;H01L21/768;H01L21/60;H01L23/488;H01L23/485
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 薛恒;王琳

本發明實施例公開半導體封裝及形成所述半導體封裝的方法。所述半導體封裝中的一者包括第一管芯、第二管芯、穿孔以及介電包封體。第二管芯結合到第一管芯。穿孔設置在第二管芯旁邊且電連接到第一管芯。穿孔包括臺階形側壁。介電包封體包封第二管芯及穿孔。

技術領域

本發明實施例涉及一種半導體封裝。

背景技術

近年來，由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度持續提高，半導體行業已經歷快速成長。在很大程度上來說，集成密度的這種提高歸因于最小特征大小(minimum feature size)的連續減小，這使得能夠在給定面積中集成有更多組件。

與先前的封裝相比，這些較小的電子組件也需要占據較小面積的較小的封裝。半導體的封裝類型的實例包括四方扁平封裝(quad flat pack，QFP)、引腳柵陣列(pin gridarray，PGA)、球柵陣列(ball grid array，BGA)、倒裝芯片(flip chip，FC)、三維集成電路(three-dimensional integrated circuit，3DIC)、晶片級封裝(wafer level package，WLP)以及疊層封裝(package on package，PoP)裝置。一些3DIC是通過將芯片放置在半導體晶片級上的芯片之上制備而成。3DIC提供提高的集成密度及其他優點，例如更快的速度及更高的帶寬，這是因為堆疊的芯片之間的內連線的長度減小。然而，仍存在許多與3DIC相關的挑戰。

發明內容

本發明實施例的一種半導體封裝包括第一管芯、第二管芯、穿孔以及介電包封體。所述第二管芯結合到所述第一管芯。所述穿孔設置在所述第二管芯旁邊且電連接到所述第一管芯。所述穿孔包括臺階形側壁。所述介電包封體包封所述第二管芯及所述穿孔。

本發明實施例的一種半導體封裝包括第一管芯、多個第二管芯、穿孔、第一介電層以及第二介電層。所述第二管芯結合到所述第一管芯。所述穿孔設置在所述第二管芯之間且電連接到所述第一管芯。所述穿孔包括第一部分及位于所述第一部分與所述第一管芯之間的第二部分。所述第一介電層包封所述第一部分。所述第二介電層不同于所述第一介電層，且包封所述第二管芯、所述穿孔的所述第二部分及所述第一介電層。

本發明實施例的一種形成半導體封裝的方法包括以下步驟。提供第一管芯及結合到所述第一管芯的多個第二管芯。在所述第一管芯之上形成第一介電層，以覆蓋所述多個第二管芯。在所述第二管芯之間在所述第一介電層中形成第一開口。形成穿孔。所述穿孔局部地設置于所述第一開口中且局部地從所述第一開口突出。從所述第一開口突出的所述穿孔的第一部分具有第一寬度，且位于所述第一開口中的所述穿孔的第二部分具有與所述第一寬度不同的第二寬度。在所述第二管芯的側壁上在所述穿孔與所述第一介電層之間形成第二介電層。

附圖說明

圖1是根據一些實施例的半導體封裝的剖視圖。

圖2是根據一些實施例的半導體封裝的剖視圖。

圖3A是根據一些實施例的半導體封裝的俯視圖。

圖3B是沿圖3A的線I-I’的剖視圖。

圖4是根據一些實施例的半導體封裝的剖視圖。

圖5是根據一些實施例的半導體封裝的剖視圖。

圖6是根據一些實施例的半導體封裝的剖視圖。

圖7是根據一些實施例的半導體封裝的剖視圖。

圖8是根據一些實施例的半導體封裝的剖視圖。

圖9是根據一些實施例的半導體封裝的剖視圖。

圖10A是根據一些實施例的半導體封裝的剖視圖。