[發明專利]基于FLIT的并行前向糾錯和奇偶校驗在審
| 申請號： | 202010113060.X | 申請日： | 2020-02-24 |
| 公開（公告）號： | CN111641474A | 公開（公告）日： | 2020-09-08 |
| 發明（設計）人： | D·達斯夏爾馬 | 申請（專利權）人： | 英特爾公司 |
| 主分類號： | H04L1/00 | 分類號： | H04L1/00 |
| 代理公司： | 永新專利商標代理有限公司 72002 | 代理人： | 劉文燦 |
| 地址： | 美國加*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關鍵詞： | 基于 flit 并行 糾錯 奇偶校驗 | ||
1.一種flit分組化設備，包括：
處理器；以及
協議棧，其用于：
從所述處理器接收信息；
基于所述信息來生成一個或多個事務層分組；
生成包括所述事務層分組的一個或多個flit，所述flit中的個體flit受到flit級循環冗余校驗(CRC)方案和flit級前向糾錯(FEC)方案的保護；以及
跨鏈路的一個或多個通道將所述一個或多個flit發送到接收設備。
2.根據權利要求1所述的設備，其中，所述flit中的個體flit包括一個或多個flit級FEC碼，以實現所述flit級FEC方案，所述協議棧用于進一步跨所述一個或多個通道中的至少一個通道發送所述一個或多個flit級FEC碼。
3.根據權利要求1所述的設備，其中，所述flit級FEC方案是交錯方案。
4.根據權利要求1所述的設備，其中，所述協議棧還用于在重放緩沖器中存儲不是空flit的發送的flit。
5.根據權利要求4所述的設備，其中，所述協議棧還用于：
從所述接收設備接收用于重傳所述一個或多個flit中的至少一個重試flit的重試請求；
從所述重放緩沖器中取回所述至少一個重試flit，所述取回包括：
檢測存儲在所述重放緩沖器中的非連續flit序列的存在；以及
將與所述非連續flit序列中的間隙相對應的flit重構為空flit，以作為所述重試flit的一部分被發送到所述接收設備；以及
重傳所述至少一個重試flit。
6.根據權利要求1所述的設備，其中，所述設備是PCIe根聯合體。
7.根據權利要求1所述的設備，其中，所述設備是圖形卡。
8.根據權利要求1所述的設備，所述處理器還用于：
基于所述一個或多個flit來生成奇偶校驗flit；以及
跨所述鏈路的所述一個或多個通道將所述奇偶校驗flit發送到所述接收設備。
9.根據權利要求1所述的設備，所述處理器還用于：
確定所述鏈路的誤碼率超過啟用奇偶校驗flit生成門限；
響應于確定所述誤碼率超過所述啟用奇偶校驗flit生成門限，啟用奇偶校驗flit生成；
基于所述一個或多個flit來生成奇偶校驗flit；以及
跨所述鏈路的所述一個或多個通道將所述奇偶校驗flit發送到所述接收設備。
10.根據權利要求1所述的設備，其中，所述flit中的至少一個flit包括指示是否一個或多個緊接在前的flit為空flit的信息。
11.根據權利要求1所述的設備，其中，所述flit中的至少一個flit包括指示是否第一緊接在前的flit為空flit的信息和指示是否第二緊接在前的flit為空flit的信息。
12.一種flit分組化方法，包括：
從處理器接收信息；
基于所述信息來生成一個或多個事務層分組；
生成包括所述事務層分組的一個或多個flit，所述flit中的個體flit受到flit級循環冗余校驗(CRC)方案和flit級前向糾錯(FEC)方案的保護；以及
跨鏈路的一個或多個通道將所述一個或多個flit發送到接收設備。
13.根據權利要求12所述的方法，其中，所述flit中的個體flit包括一個或多個flit級FEC碼，以實現所述flit級FEC方案，所述協議棧用于進一步跨所述一個或多個通道中的至少一個通道發送所述一個或多個flit級FEC碼。
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