[發(fā)明專利]基于FLIT的并行前向糾錯(cuò)和奇偶校驗(yàn)

在審

• 申請?zhí)枺?/td>: 202010113060.X
• 申請日: 2020-02-24
• 公開（公告）號: CN111641474A
• 公開（公告）日: 2020-09-08
• 發(fā)明（設(shè)計(jì)）人: D·達(dá)斯夏爾馬
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 永新專利商標(biāo)代理有限公司 72002
• 代理人: 劉文燦

基于flit的分組化方法用于在電子組件之間發(fā)送信息。協(xié)議棧可以根據(jù)從發(fā)送設(shè)備接收到的信息生成事務(wù)層分組，將事務(wù)層分組組裝成一個(gè)或多個(gè)flit，并且用flit級循環(huán)冗余校驗(yàn)(CRC)方案和flit級前向糾錯(cuò)或并行前向糾錯(cuò)(FEC)方案來保護(hù)flit。相對于每通道FEC方案，flit級FEC方案可以提供改善的延時(shí)和效率。為了改善重試概率，flit可以包含指示緊接在前的flit是否為空flit的信息。如果在后的flit指示損壞的flit為空flit，則接收方可以避免發(fā)送針對損壞的flit的重試請求。奇偶校驗(yàn)flit可以用于保護(hù)flit組并校正單flit錯(cuò)誤。

相關(guān)申請的交叉引用

本申請要求享有于2019年4月23日提交的美國臨時(shí)申請第62/837,318號和于2019年3月1日提交的美國臨時(shí)申請第62/812,507號的優(yōu)先權(quán)和利益，其通過引用方式并入本文。

背景技術(shù)

PCI Express協(xié)議定義了各種分組類型。這些中的兩個(gè)是數(shù)據(jù)鏈路層分組(DLLP)和事務(wù)層分組(TLP)。DLLP具有8字節(jié)(8B)的固定長度，而TLP具有可變長度。當(dāng)沿鏈路發(fā)送時(shí)，DLLP和TLP包括三個(gè)實(shí)體：有效載荷、由數(shù)據(jù)鏈路層(LCRC)添加的循環(huán)冗余校驗(yàn)、以及由物理層添加的物理層編碼。對于TLP，在PCIe協(xié)議的版本5.0中，有效載荷的長度可變，LCRC為4B，并且物理層編碼為4B。因此，由于PCIe協(xié)議棧中增加了由數(shù)據(jù)鏈路和物理層添加的信息，因此TLP的傳輸中存在固定的開銷。對于具有較大有效載荷的大型TLP，此開銷相對較小，但是對于小型有效載荷的TLP，該開銷可能是顯著的。

附圖說明

圖1示出了包括一組互連組件的示例性計(jì)算系統(tǒng)。

圖2示出了示例性計(jì)算系統(tǒng)，其包括經(jīng)由PCIe鏈路互連的一組組件。

圖3示出了在發(fā)送-接收設(shè)備對中實(shí)現(xiàn)的示例性的一對協(xié)議棧。

圖4示出了跨鏈路發(fā)送的PCIe TLP的示例性格式。

圖5示出了針對x4PCIe鏈路的具有每通道FEC方案的示例性flit定義。

圖6示出了針對x8和x2 PCIe鏈路的具有每通道FEC方案的示例性flit定義。

圖7示出了針對具有各種PCIe鏈路寬度的每通道FEC方案的示例性flit定義的flit特性的表。

圖8A-8C示出了根據(jù)各種放置規(guī)則的示例性flit分組序列。

圖9示出了PCIe 5.0TLP效率的表。

圖10示出了發(fā)送flit的示例性方法。

圖11示出了接收flit的示例性方法。

圖12示出了利用flit級FEC方案的x16 PCIe鏈路的示例性flit定義。

圖13A-13B示出了利用flit級FEC方案的x8和x4 PCIe鏈路的示例性flit定義。

圖14A至圖14B示出了利用flit級FEC方案的x2和x1 PCIe鏈路的示例性flit定義。

圖15A和圖15B示出了包含針對每通道和flit級FEC方案的重試特性的表。

圖16示出了用于x16 PCIe鏈路的示例性flit定義，其具有指示兩個(gè)在前flit中的任何一個(gè)是否為空flit的信息。

圖17示出了奇偶校驗(yàn)flit和包含指示是否一個(gè)或多個(gè)在前flit為空flit的信息的flit的示例性使用。

圖18示出了用flit級FEC方案發(fā)送flit的示例性方法。

圖19示出了用flit級FEC方案接收flit的示例性方法。