[發明專利]半導體存儲裝置

在審

• 申請號: 202010105340.6
• 申請日: 2020-02-14
• 公開（公告）號: CN112542192A
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 武木田秀人
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;H01L27/11556;H01L27/11582
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

本發明的實施方式提供一種高品質的半導體存儲裝置。實施方式的半導體存儲裝置具備：第1單元區域，包含多個存儲單元；第2單元區域，包含多個存儲單元；連接區域，夾在所述第1單元區域與所述第2單元區域間；以及行解碼器，經由所述連接區域，將電壓傳輸到所述第1及第2單元區域的字線。

[相關申請案]

本申請案享有以日本專利申請案2019-171693號(申請日：2019年9月20日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

已知有一種能夠非易失地存儲數據的NAND(Not and，與非)型閃速存儲器。

發明內容

實施方式提供一種高品質的半導體存儲裝置。

實施方式的半導體存儲裝置具備第1單元區域、第2單元區域、及第1連接區域。第1單元區域具備沿著第1方向相互有間隔地積層的多個第1導電體層、及在多個第1導電體層內在第1方向上延伸的第1半導體層，且多個第1導電體層與第1半導體層的交點分別構成存儲單元。第2單元區域具備沿著第1方向相互有間隔地積層的多個第2導電體層、及在多個第2導電體層內在第1方向上延伸的第2半導體層，且多個第2導電體層與第2半導體層的交點分別構成存儲單元。第1連接區域在與第1方向交叉的第2方向上配置在第1單元區域與第2單元區域之間，且具備第1橋接區域及第1階梯區域，在所述第1橋接區域，沿著第1方向相互有間隔地積層的多個第3導電體層分別電連接多個第1導電體層中的1層及多個第2導電體層中的1層，在所述第1階梯區域，多個第3導電體層分別具備用來設置第1接觸插塞的階臺。

第1階梯區域也可以在與第1方向及第2方向交叉的第3方向上連接于第1橋接區域。

第1連接區域也可以更具備第1副通道區域，所述第1副通道區域在第2方向上與第1橋接區域及第1階梯區域相鄰，設置著在多個第3導電體層內在第1方向上延伸的第2接觸插塞。

也可以在第1副通道區域，多個第3導電體層分別電連接多個第1導電體層中的1層及多個第2導電體層中的1層。

半導體存儲裝置也可以更具備第1狹縫、第3單元區域、第4單元區域、及具備第2副通道區域的第2連接區域。第1狹縫在第3方向上與第1單元區域、第1連接區域、及第2單元區域相鄰。第3單元區域在第3方向上介隔第1狹縫與第1單元區域相鄰，且具備沿著第1方向相互有間隔地積層的多個第4導電體層、及在多個第4導電體層內在第1方向上延伸的第3半導體層，多個第4導電體層與第3半導體層的交點分別構成存儲單元。第4單元區域在第3方向上介隔第1狹縫與第2單元區域相鄰，且具備沿著第1方向相互有間隔地積層的多個第5導電體層、及在多個第5導電體層內在第1方向上延伸的第4半導體層，多個第5導電體層與第4半導體層的交點分別構成存儲單元。第2副通道區域在第2方向上配置在第3單元區域與第4單元區域之間，且設置著第2橋接區域、第2階梯區域及第4接觸插塞，在所述第2橋接區域，沿著第1方向相互有間隔地積層的多個第6導電體層分別電連接多個第4導電體層中的1層及多個第5導電體層中的1層，在所述第2階梯區域，多個第6導電體層分別具備用來設置第3接觸插塞的階臺，且在第3方向上連接于第2橋接區域，所述第4接觸插塞在第2方向上與第2橋接區域及第2階梯區域相鄰，且在多個第6導電體層內在第1方向上延伸。

也可以第1橋接區域及第1階梯區域在第3方向上介隔第1狹縫與第2副通道區域相鄰，且第2橋接區域及第2階梯區域在第3方向上介隔第1狹縫與第1副通道區域相鄰。