[發明專利]溝槽型MOS器件及其制造方法

有效

• 申請號: 202010096649.3
• 申請日: 2020-02-17
• 公開（公告）號: CN111276542B
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 余健;劉金磊
• 申請（專利權）人: 紹興中芯集成電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/423;H01L21/683
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種溝槽型MOS器件及其制造方法，在采用常規工藝制作出溝槽型MOS器件晶圓正面上所需的結構后，先對溝槽型MOS器件晶圓的背面進行初次減薄至常規減薄厚度，然后在溝槽型MOS器件晶圓正面上形成上表面平坦的阻擋層以保護溝槽型MOS器件晶圓正面上的器件結構，并提供平坦的鍵合表面，接著，使用承載晶圓鍵合到阻擋層上，該承載晶圓可以承載初次減薄后的溝槽型MOS器件晶圓，并在進一步對溝槽型MOS器件晶圓的背面進行再次減薄的過程中抵消其中的應力，從而可以在不損壞溝槽型MOS器件晶圓的正面結構的前提下，最終減薄溝槽型MOS器件晶圓的背面至極限的所需厚度，能達到優化襯底電阻90％，以提高整個器件15％以上的性能的效果。

技術領域

本發明涉及集成電路制造技術領域，特別涉及一種溝槽型MOS器件及其制造方法。

背景技術

溝槽型MOS器件(Trench MOSFET)是一種新型垂直結構器件，在DC-DC轉換、穩壓器、電源管理模塊、機電控制、顯示控制、汽車電子等領域都有廣泛應用。其中，目前已有的溝槽型MOS器件的一種典型的結構，如圖1所示，包括：基底100、形成在基底100上的半導體外延層101、形成于半導體外延層101中的體區102、貫穿體區102的柵極溝槽(未在圖中標記)、形成于柵極溝槽周圍的體區102中的源區105、覆蓋在柵極溝槽和源區105表面上的柵介質層103、填充于柵極溝槽中的柵極104、覆蓋在柵介質層103和柵極104上的柵極隔離層107、從柵極隔離層107的上表面貫穿至源區105底部的體區102的接觸孔(未在圖中標記)、位于接觸孔底部的反型摻雜區106、填充在接觸孔中的導電插塞108、覆蓋在柵極隔離層107和導電插塞108上的金屬互連層109以及覆蓋在金屬互連層109上的鈍化介質層110。

目前，溝槽型MOS器件的一種加工工藝是先在一晶圓基底100的正面上制作出上述的101～110結構，此時晶圓基底100的厚度一般在725μm左右，然后再采用普通磨削(normalgrinding)工藝對晶圓基底100的背面進行粗磨和精磨。溝槽型MOS器件的另一種加工工藝是，在一晶圓基底100的正面上制作出上述的101～110結構后，將其鍵合到一承載晶圓上，然后再采用普通磨削(normal grinding)工藝對晶圓基底100的背面進行粗磨和精磨。然而，上述的兩種加工工藝對晶圓基底100進行背面減薄的方法，均難以滿足日益提高的器件性能要求，具體原因如下：

1、因溝槽型MOS器件在加工過程中存在很多高溫熱過程，上述的兩種工藝僅能把晶圓基底100減薄到150μm～200μm左右，而且第一種工藝在將晶圓基底100減薄到150μm以下時，就會產生很大的翹片問題(warpage)，進而導致裂片，第二種工藝因為兩晶圓鍵合后的厚度較大且鍵合工藝會引入平整度誤差，因此在將晶圓基底100減薄到一定程度后(例如減薄到30μm以下)時，會因平整度差異加劇而導致101～110結構的一些部分受到損傷。

2、溝槽型MOS器件產品導通電阻Rdson跟最終的晶圓基底100的厚度相關，晶圓基底100的最終厚度越厚，導通電阻Rdson就會越大，無法繼續減薄晶圓基底100就會導致導通電阻Rdson無法繼續優化。

3、目前的減薄工藝無法將晶圓基底100減薄到所需的程度，也會給一些后續的背面加工工藝(例如背面漏區形成工藝以及背面金屬化工藝)帶來困難。

此外，發明人還統計研究發現，在溝槽型MOS器件產品中，中壓產品的晶圓基底100對器件導通電阻Rdson的貢獻占比為15％以上，低壓產品的晶圓基底100對器件導通電阻Rdson占比在20％以上。

顯然，如何對溝槽型MOS器件的晶圓基底進行極限減薄，已經成為提高溝槽型MOS器件產品的性能的過程中亟待解決的問題之一。

發明內容

本發明的目的在于提供一種溝槽型MOS器件及其制造方法，能夠實現對溝槽型MOS器件的晶圓基底背面的極限減薄，以降低器件導通電阻，提高器件性能。