[發明專利]用于存儲器架構的解碼器結構

有效

• 申請號: 202010084556.9
• 申請日: 2020-02-10
• 公開（公告）號: CN111554333B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: S·馬祖凱利
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063;G11C16/08
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

用于存儲器架構的解碼器結構。一種用于在存儲器架構中選擇存儲器單元的列的解碼器結構包括：組織成不同行的解碼器單元的陣列。每行包括被配置為接收相同的輸入信號的解碼器單元的多個子列組。行中的解碼器單元的每個子列組聯接至后續行的解碼器單元的子列組。解碼器結構還包括連接到行的解碼器單元以形成多個反相器塊的多個預充電晶體管。

技術領域

本公開涉及一種用于存儲器架構的解碼器結構。

背景技術

通常，儲存裝置是在諸如計算機、智能電話或智能平板之類的主機裝置的控制下存儲數據的裝置。根據提供用于存儲數據的裝置的類型，儲存裝置的示例可以分類為將數據存儲在磁盤中的諸如硬盤驅動器（HDD）之類的裝置以及將數據存儲在半導體存儲器（尤其是非易失性存儲器）中的諸如固態驅動器（SSD）或存儲卡之類的裝置。

儲存裝置可以包括：存儲數據的存儲器裝置；以及被配置為將數據存儲到存儲器裝置的存儲器控制器。儲存裝置可以被分類為易失性存儲器裝置或非易失性存儲器裝置。非易失性存儲器的代表性示例包括只讀存儲器（ROM）、可編程ROM（PROM）、電可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）、閃存、相變隨機存取存儲器（PRAM）、磁RAM（MRAM）、電阻RAM（RRAM）、鐵電RAM（FRAM）等。

如本文所使用的，術語“存儲器裝置”可以與術語“存儲器架構”互換。

眾所周知，當今存儲器裝置是許多電子系統中越來越重要且必要的部件。為了使電子系統更緊湊和更快，尋求存儲器架構中在面積、功率和速度方面的優化。

存儲器架構實質上包括以水平行和垂直列的陣列布置的各個存儲器單元，每個存儲器單元通常能夠存儲1比特的二進制信息。考慮到包括M行存儲器單元（也稱為字線）和N列存儲器單元（也稱為位線）的陣列，存儲器單元的總數為M×N。

為了訪問特定的存儲器單元（即，該陣列中的特定數據比特），應當根據來自存儲器架構外部的地址來激活（或選擇）對應的字線和對應的位線。行和列選擇操作分別由仍包含在存儲器架構中的行解碼器和列解碼器完成。行解碼器和列解碼器選擇存儲器單元以讀取或修改其內容。更具體地說，行解碼器和列解碼器選擇對其執行讀取操作、擦除操作或編程操作的至少一個存儲器單元。即，行解碼器電路根據行地址選擇M條字線中的至少一條，而列解碼器電路根據列地址選擇N條位線中的至少一條。

行解碼器和列解碼器的性能整體上影響存儲器速度，因為它們尤其是諸如SRAM之類的高性能存儲器裝置中的敏感數據。

更具體地，列解碼器電路通常包括分別聯接至N條位線的多個NMOS晶體管，以便響應于施加到這些晶體管的控制端的列選擇信號來選擇預定的列或位線。

從美國專利申請號US?2002/0024871和US?2004/0223369中已知存儲器架構：這些已知的存儲器架構包括各自的列解碼器，其允許通過逐步解碼來選擇列，其中所包括的多個NMOS晶體管按照多個子列組進行組織并且列解碼器進一步包括對列地址進行解碼的預解碼電路，任何單條線響應于塊選擇信號而被激活。以此方式，預解碼電路對用于選擇一個子列組的輸出信號（列地址）進行解碼，并且一列是響應于作為控制信號的塊解碼信號而從被選子列組中進行選擇的。

發明內容

在本教導的實施方式中，一種用于在存儲器架構中選擇存儲器單元的列的解碼器結構包括：布置成不同的行的解碼器單元的陣列。每行包括被配置為接收相同的輸入信號的解碼器單元的多個子列組，并且行中的解碼器單元的每個子列組聯接至后續行的解碼器單元的子列組。解碼器結構還包括連接到行的解碼器單元以形成多個反相器塊的多個預充電晶體管。