[發(fā)明專利]用于存儲器架構(gòu)的解碼器結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 202010084556.9
• 申請日: 2020-02-10
• 公開（公告）號: CN111554333B
• 公開（公告）日: 2023-08-29
• 發(fā)明（設(shè)計(jì)）人: S·馬祖凱利
• 申請（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063;G11C16/08
• 代理公司: 北京三友知識產(chǎn)權(quán)代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

1.一種解碼器結(jié)構(gòu)，該解碼器結(jié)構(gòu)包括：

第一子列組，所述第一子列組包括第一行中的多個(gè)第一級解碼單元，其中，所述多個(gè)第一級解碼單元共同接收第一級輸入信號；

第二子列組，所述第二子列組包括挨著所述第一行布置的第二行中的多個(gè)第二級解碼單元，其中，所述多個(gè)第二級解碼單元共同接收第二級輸入信號；

第三子列組，所述第三子列組包括挨著所述第二行布置的第三行中的多個(gè)第三級解碼單元，其中，所述多個(gè)第三級解碼單元共同接收第三級輸入信號；以及

預(yù)充電電路，所述預(yù)充電電路被配置為包括向所述第一子列組提供高電壓基準(zhǔn)的第一預(yù)充電晶體管，

其中，所述第一子列組的數(shù)量等于所述多個(gè)第二級解碼單元的數(shù)量，

其中，所述第二子列組的數(shù)量等于所述多個(gè)第三級解碼單元的數(shù)量，

其中，所述第一子列組包括分別串聯(lián)聯(lián)接到所述多個(gè)第二級解碼單元的第二預(yù)充電晶體管，并且

其中，所述第二子列組包括分別串聯(lián)聯(lián)接到所述多個(gè)第三級解碼單元的第三預(yù)充電晶體管。

2.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，其中，所述第二預(yù)充電晶體管分別接收所述第二級輸入信號。

3.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，其中，所述第三預(yù)充電晶體管分別接收所述第三級輸入信號。

4.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，其中，所述多個(gè)第一級解碼單元是NMOS晶體管。

5.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，其中，所述多個(gè)第二級解碼單元是NMOS晶體管。

6.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，其中，所述多個(gè)第三級解碼單元是NMOS晶體管。

7.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，其中，所述第一預(yù)充電晶體管是PMOS晶體管。

8.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，其中，所述第二預(yù)充電晶體管是PMOS晶體管。

9.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，其中，所述第三預(yù)充電晶體管是PMOS晶體管。

10.根據(jù)權(quán)利要求1所述的解碼器結(jié)構(gòu)，

其中，所述預(yù)充電電路還包括提供使能信號的反相門，并且

其中，所述第一預(yù)充電晶體管被設(shè)置在所述高電壓基準(zhǔn)和所述第一子列組之間。

11.根據(jù)權(quán)利要求10所述的解碼器結(jié)構(gòu)，

其中，所述第一預(yù)充電晶體管包括被配置為接收電源基準(zhǔn)電壓的控制端，所述第一預(yù)充電晶體管連接到所述反相門的輸入并且向所述反相門的輸入提供選擇信號。