[發明專利]基于BEOL工藝的集成電路結構及其形成方法

在審

• 申請號: 202010078619.X
• 申請日: 2020-02-03
• 公開（公告）號: CN113206035A
• 公開（公告）日: 2021-08-03
• 發明（設計）人: 李峯旻
• 申請（專利權）人: 廣東漢豈工業技術研發有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/522;H01L23/532
• 代理公司: 深圳市順天達專利商標代理有限公司 44217
• 代理人: 郭偉剛

本發明提出了一種基于BEOL工藝的集成電路結構及其形成方法；集成電路結構包括LOW?K介電層(100)、覆蓋在LOW?K介電層(100)底面的第一覆蓋層(200)以及布置在第一覆蓋層(200)底面的多條銅線(300)；集成電路結構上開設有依次貫穿LOW?K介電層(100)和第一覆蓋層(200)并與銅線(300)連通的連通孔(400)；集成電路結構還包括鉭層(700)以及在連通孔(400)內壁上布設的ALD阻擋層(500)；鉭層(700)分別覆蓋在ALD阻擋層(500)以及銅線(300)上與連通孔(400)連通的表面；鉭層(700)圍成容納空間；集成電路結構還包括填充在容納空間中的銅連接部(800)以及在LOW?K介電層(100)頂面形成的第二覆蓋層(900)。本發明的集成電路結構及其形成方法設計新穎，實用性強。

技術領域

本發明涉及集成電路領域，尤其涉及一種基于BEOL工藝的集成電路結構及其形成方法。

背景技術

在后道工序(BEOL)中，隨著金屬線間距持續降低至10nm以及其他技術的發展，必須采用超薄Cu擴散阻擋層來緩解因溝槽/通孔長徑比的增加而導致溝槽/通孔中Cu的ECP(電化學沉積)填充不良的問題，同時還要求采用超薄Cu擴散阻擋層來增大溝槽/通孔區域內的Cu體積，以實現降低金屬線的電阻。

具有較高電阻率的材料(例如ALD Al₂O₃、BN和MoS等)是超薄Cu擴散阻擋層的良好備選材料。的薄層足以阻止Cu擴散，并且ALD(原子層沉積)在溝槽/通孔長徑比較高區域中可形成出色的保形膜，并且可以在原子水平上進行厚度控制。

然而，因這些材料的絕緣性或高電阻率，這些材料難以制成Cu擴散阻擋層，并且，不同金屬層的連接是難以實現的。

發明內容

本發明針對上述技術問題，提出一種基于BEOL工藝的集成電路結構及其形成方法。

本發明所提出的技術方案如下：

本發明提出了一種基于BEOL工藝的集成電路結構的形成方法，包括以下步驟：

步驟S1、提供基體，該基體包括LOW-K介電層、覆蓋在LOW-K介電層底面的第一覆蓋層以及布置在第一覆蓋層底面的多條銅線；

步驟S2、開設依次貫穿LOW-K介電層和第一覆蓋層并與銅線連通的連通孔；在連通孔內壁和銅線上與連通孔連通的表面均布設ALD阻擋層；并在ALD阻擋層上形成電介質層；

步驟S3、去除在銅線上與連通孔連通的表面布設的ALD阻擋層；然后去除電介質層，并在連通孔內壁上形成的ALD阻擋層和銅線上與連通孔連通的表面分別形成鉭層；鉭層圍成容納空間；

步驟S4、在容納空間中填充銅連接部，并在LOW-K介電層頂面形成第二覆蓋層。

本發明上述的集成電路結構的形成方法中，在步驟S2中，連通孔是通過采用非保形蝕刻掩模的蝕刻工藝形成。