[發(fā)明專利]基于BEOL工藝的集成電路結構及其形成方法在審

申請?zhí)枺?/td>	202010078619.X	申請日：	2020-02-03
公開（公告）號：	CN113206035A	公開（公告）日：	2021-08-03
發(fā)明（設計）人：	李峯旻	申請（專利權）人：	廣東漢豈工業(yè)技術研發(fā)有限公司
主分類號：	H01L21/768	分類號：	H01L21/768;H01L23/522;H01L23/532
代理公司：	深圳市順天達專利商標代理有限公司 44217	代理人：	郭偉剛
地址：	528300 廣東省佛山市順德區(qū)大良街道辦事處德和居***	國省代碼：	廣東;44
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摘要：
搜索關鍵詞：	基于 beol 工藝集成電路結構及其形成方法
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【權利要求書】：

1.一種基于BEOL工藝的集成電路結構的形成方法，其特征在于，包括以下步驟：

步驟S1、提供基體，該基體包括LOW-K介電層(100)、覆蓋在LOW-K介電層(100)底面的第一覆蓋層(200)以及布置在第一覆蓋層(200)底面的多條銅線(300)；

步驟S2、開設依次貫穿LOW-K介電層(100)和第一覆蓋層(200)并與銅線(300)連通的連通孔(400)；在連通孔(400)內壁和銅線(300)上與連通孔(400)連通的表面均布設ALD阻擋層(500)；并在ALD阻擋層(500)上形成電介質層(600)；

步驟S3、去除在銅線(300)上與連通孔(400)連通的表面布設的ALD阻擋層(500)；然后去除電介質層(600)，并在連通孔(400)內壁上形成的ALD阻擋層(500)和銅線(300)上與連通孔(400)連通的表面分別形成鉭層(700)；鉭層(700)圍成容納空間；

步驟S4、在容納空間中填充銅連接部(800)，并在LOW-K介電層(100)頂面形成第二覆蓋層(900)。

2.根據(jù)權利要求1所述的集成電路結構的形成方法，其特征在于，在步驟S2中，連通孔(400)是通過采用非保形蝕刻掩模的蝕刻工藝形成。

3.根據(jù)權利要求1所述的集成電路結構的形成方法，其特征在于，ALD阻擋層(500)由Ta_xN_1-x、Ti_xN_1-x、Ta_xSi_1-x、Ta_xC_1-x、W_xSi_1-x、W_xN_1-x、W_xB_1-x、Ta_xSi_yN_1-x-y、Ti_xSi_yN_1-x-y、W_xSi_yN_1-x-y、Mo_xSi_yN_1-x-y、Re_xSi_yN_1-x-y、W_xB_yN_1-x-y、W_xC_yN_1-x-y、Al₂O₃、BN或MoS制成。

4.根據(jù)權利要求1所述的集成電路結構的形成方法，其特征在于，電介質層(600)為由SiO₂、SiN或SiCN制成的PVD膜。

5.根據(jù)權利要求4所述的集成電路結構的形成方法，其特征在于，電介質層(600)沒有覆蓋在銅線(300)與連通孔(400)連通的表面上的ALD阻擋層(500)。

6.一種基于BEOL工藝的集成電路結構，其特征在于，包括LOW-K介電層(100)、覆蓋在LOW-K介電層(100)底面的第一覆蓋層(200)以及布置在第一覆蓋層(200)底面的多條銅線(300)；集成電路結構上開設有依次貫穿LOW-K介電層(100)和第一覆蓋層(200)并與銅線(300)連通的連通孔(400)；

集成電路結構還包括鉭層(700)以及在連通孔(400)內壁上布設的ALD阻擋層(500)；鉭層(700)分別覆蓋在ALD阻擋層(500)以及銅線(300)上與連通孔(400)連通的表面；鉭層(700)圍成容納空間；

集成電路結構還包括填充在容納空間中的銅連接部(800)以及在LOW-K介電層(100)頂面形成的第二覆蓋層(900)。

7.根據(jù)權利要求1所述的集成電路結構，其特征在于，連通孔(400)是通過采用非保形蝕刻掩模的蝕刻工藝形成。

8.根據(jù)權利要求1所述的集成電路結構，其特征在于，ALD阻擋層(500)由Ta_xN_1-x、Ti_xN_1-x、Ta_xSi_1-x、Ta_xC_1-x、W_xSi_1-x、W_xN_1-x、W_xB_1-x、Ta_xSi_yN_1-x-y、Ti_xSi_yN_1-x-y、W_xSi_yN_1-x-y、Mo_xSi_yN_1-x-y、Re_xSi_yN_1-x-y、W_xB_yN_1-x-y、W_xC_yN_1-x-y、Al₂O₃、BN或MoS制成。