[發(fā)明專利]溝槽柵功率MOSFET及其制造方法

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• 申請日: 2020-01-23
• 公開（公告）號: CN111276540A
• 公開（公告）日: 2020-06-12
• 發(fā)明（設計）人: 張永熙;陳偉;黃海濤
• 申請（專利權）人: 上海瞻芯電子科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/16;H01L21/04
• 代理公司: 上海華誠知識產權代理有限公司 31300
• 代理人: 肖華

1.一種溝槽柵功率MOSFET的制造方法，其特征在于，包括：

在寬禁帶半導體襯底上生長具有第一導電類型的外延層；

在所述外延層上形成具有第二導電類型的體區(qū)；

在所述體區(qū)內通過刻蝕形成溝槽；

將第一離子沿所述寬禁帶半導體材料的晶向注入所述溝槽的底部區(qū)域，形成第二導電類型柱，所述溝槽的底部區(qū)域位于所述溝槽下方且與所述溝槽的底部相接，所述晶向的選取應使得所述第一離子的注入能夠利用晶體溝道效應，并且所述第二導電類型柱的縱向深度至少不小于位于所述溝槽的底部區(qū)域的所述外延層的厚度的50％；

向所述溝槽中填入填充物填充所述溝槽。

2.根據權利要求1所述的制造方法，其特征在于，所述寬禁帶半導體材料為碳化硅；所述寬禁帶半導體材料的晶向選取為碳化硅晶體的C軸方向。

3.根據權利要求2所述的制造方法，其特征在于，所述碳化硅包括4H-SIC或6H-SIC。

4.根據權利要求2所述的制造方法，其特征在于，所述將第一離子沿所述寬禁帶半導體材料的晶向注入所述溝槽的底部區(qū)域的步驟，包括：

將所述第一離子至少分兩次注入，即分別以第一劑量、第一能量及第二劑量、第二能量沿所述碳化硅晶體的C軸方向注入所述溝槽的底部區(qū)域。

5.根據權利要求4所述的制造方法，其特征在于，所述第一劑量為5E13至5E14原子數每平方厘米，所述第一能量為500kev至1500kev；所述第二劑量為5E12至5E13原子數每平方厘米，所述第二能量為50kev至300kev。

6.根據權利要求1所述的制造方法，其特征在于，所述外延層包括第一外延層和第二外延層，所述第一外延層位于所述第二外延層的下方；所述溝槽的底部及所述第二導電類型柱位于所述第二外延層內，所述第二導電類型柱的縱向深度至少不小于位于所述溝槽的底部區(qū)域的所述第二外延層的厚度的50％。

7.根據權利要求6所述的制造方法，其特征在于，所述第一外延層的厚度小于所述第二外延層的厚度；所述第一外延層的摻雜濃度小于所述第二外延層的摻雜濃度。

8.根據權利要求1所述的制造方法，其特征在于，所述外延層為單外延層。

9.根據權利要求2所述的制造方法，其特征在于，所述溝槽的深度和所述溝槽的寬度的比值范圍為1:1至5:1。

10.根據權利要求2所述的制造方法，其特征在于，所述向所述溝槽中填入填充物填充所述溝槽的步驟，包括：

在所述溝槽的內表面形成氧化物后，向所述溝槽內填入填充物。

11.根據權利要求2所述的制造方法，其特征在于，所述填充物包括多晶硅。

12.根據權利要求2所述的制造方法，其特征在于，所述第一離子包括鋁離子。

13.一種溝槽柵功率MOSFET，其特征在于，包括：

具有第一導電類型的寬禁帶半導體襯底；

在所述襯底上生長的具有第一導電類型的外延層；

在所述外延層上形成的具有第二導電類型的體區(qū)；

在所述體區(qū)內刻蝕形成的溝槽，以及將第一離子沿所述寬禁帶半導體材料的晶向注入所述溝槽的底部區(qū)域形成的第二導電類型柱，所述溝槽的底部區(qū)域位于所述溝槽下方且與所述溝槽底部相接，所述晶向的選取應使得所述第一離子的注入能夠利用晶體溝道效應，并且所述第二導電類型柱的縱向深度至少不小于位于所述溝槽的底部區(qū)域的所述外延層的厚度的50％；

通過向所述溝槽中填入填充物填充所述溝槽而形成的溝槽柵。