[發(fā)明專(zhuān)利]芯片封裝的工藝內(nèi)測(cè)試方法及裝置

在審

• 申請(qǐng)?zhí)枺?/td>: 202010075165.0
• 申請(qǐng)日: 2020-01-22
• 公開(kāi)（公告）號(hào): CN113161251A
• 公開(kāi)（公告）日: 2021-07-23
• 發(fā)明（設(shè)計(jì)）人: 蔡秋藤
• 申請(qǐng)（專(zhuān)利權(quán)）人: 復(fù)格企業(yè)股份有限公司
• 主分類(lèi)號(hào): H01L21/66
• 分類(lèi)號(hào): H01L21/66
• 代理公司: 北京匯澤知識(shí)產(chǎn)權(quán)代理有限公司 11228
• 代理人: 關(guān)宇辰

本發(fā)明提出一種芯片封裝的工藝內(nèi)測(cè)試方法及測(cè)試裝置，該測(cè)試方法可在數(shù)個(gè)芯片封裝尚未進(jìn)行切割、單粒化前，對(duì)該數(shù)個(gè)芯片封裝進(jìn)行電性測(cè)試。該測(cè)試裝置可包括一承載座及一測(cè)試結(jié)構(gòu)，承載座承載相連接的數(shù)個(gè)芯片封裝，該數(shù)個(gè)芯片封裝包含一體相連的一電路基板及一體相連的一塑封體；測(cè)試結(jié)構(gòu)承載于該承載座上、或設(shè)置于該承載座的上方，其中，該測(cè)試結(jié)構(gòu)包含數(shù)個(gè)探針組，分別接觸該數(shù)個(gè)芯片封裝。

技術(shù)領(lǐng)域

本發(fā)明關(guān)于一種測(cè)試方法及裝置，特別關(guān)于一種芯片封裝的工藝內(nèi)測(cè)試方法及裝置。

背景技術(shù)

數(shù)個(gè)芯片從晶圓制造完成后，會(huì)再進(jìn)行封裝工藝，即將該數(shù)個(gè)芯片接合至一導(dǎo)線架或電路板上，以一塑料（例如：環(huán)氧樹(shù)脂）包覆該數(shù)個(gè)芯片及導(dǎo)線架（電路板），然后切割固化的塑料及導(dǎo)線架（電路板），以構(gòu)成數(shù)個(gè)芯片封裝。比起裸晶而言，芯片封裝較不易損壞，且便于電性連接至其他組件或裝置。

該數(shù)個(gè)芯片封裝在出廠或販賣(mài)前，還會(huì)進(jìn)行電性等測(cè)試，以將有問(wèn)題的芯片封裝篩選出來(lái)。具體而言，該數(shù)個(gè)芯片封裝會(huì)先擺放在一個(gè)承載盤(pán)上，然后運(yùn)送至測(cè)試機(jī)臺(tái)旁；待操作員或機(jī)器手臂將一批芯片封裝擺放至測(cè)試機(jī)臺(tái)的測(cè)試座后，測(cè)試機(jī)臺(tái)對(duì)該數(shù)個(gè)芯片封裝進(jìn)行電性測(cè)試。測(cè)試完成后，將該數(shù)個(gè)芯片封裝從測(cè)試機(jī)臺(tái)取出、擺放回承載盤(pán)，才能讓下一批的芯片封裝擺放于該測(cè)試機(jī)臺(tái)的測(cè)試座中來(lái)進(jìn)行測(cè)試。

上述芯片封裝的擺放步驟常會(huì)花費(fèi)相當(dāng)時(shí)間，若能減少或省去這些時(shí)間，應(yīng)可增加芯片封裝的測(cè)試效率。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種芯片封裝的工藝內(nèi)測(cè)試方法及一種芯片封裝的測(cè)試裝置，其在數(shù)個(gè)芯片封裝尚連接在一起時(shí)（即切割、單粒化進(jìn)行前），對(duì)該數(shù)個(gè)芯片封裝進(jìn)行電性測(cè)試，以增加芯片封裝的測(cè)試效率。

于一實(shí)施例中，本發(fā)明所提供的芯片封裝的工藝內(nèi)測(cè)試方法可包含：將數(shù)個(gè)芯片接合至一電路基板上，并使該數(shù)個(gè)芯片與該電路基板相電性連接；以一塑料來(lái)覆蓋該數(shù)個(gè)芯片及該電路基板，且待該塑料固化后，形成一塑封體；以及切割該塑封體，以形成數(shù)個(gè)芯片封裝；其中，在切割該塑封體之前，進(jìn)行該數(shù)個(gè)芯片的電性測(cè)試。

于一實(shí)施例中，當(dāng)該數(shù)個(gè)芯片接合至電路基板上后，可進(jìn)行該電性測(cè)試。當(dāng)該塑封體形成后，可進(jìn)行該電性測(cè)試。于進(jìn)行該電性測(cè)試時(shí)，可對(duì)該塑封體加熱加壓。

于一實(shí)施例中，考將該數(shù)個(gè)芯片打線連接至該電路基板，然后進(jìn)行該電性測(cè)試。

于一實(shí)施例中，本發(fā)明所提供的芯片封裝的工藝內(nèi)測(cè)試裝置，包括：一承載座，容置相連接的數(shù)個(gè)芯片封裝，該數(shù)個(gè)芯片封裝包含一體相連的一電路基板及一體相連的一塑封體；以及一測(cè)試結(jié)構(gòu)，容置于該承載座中、或設(shè)置于該承載座的上方，其中，該測(cè)試結(jié)構(gòu)包含數(shù)個(gè)探針組，分別接觸該數(shù)個(gè)芯片封裝。

為了讓上述的目的、技術(shù)特征和優(yōu)點(diǎn)能夠更為本領(lǐng)域的人士所知悉并應(yīng)用，下文以本發(fā)明的數(shù)個(gè)較佳實(shí)施例以及附圖進(jìn)行詳細(xì)的說(shuō)明。

附圖說(shuō)明

圖1A為依據(jù)本發(fā)明的較佳實(shí)施例的芯片封裝的工藝內(nèi)測(cè)試方法的步驟流程圖。

圖1B為依據(jù)本發(fā)明的較佳實(shí)施例的芯片封裝的示意圖。

圖2為依據(jù)本發(fā)明的較佳實(shí)施例的芯片接合至電路基板的示意圖。

圖3A及圖3B為依據(jù)本發(fā)明的較佳實(shí)施例的芯片與電路基板的俯視圖及前視圖。

圖4為依據(jù)本發(fā)明的較佳實(shí)施例的芯片封裝的測(cè)試裝置及其進(jìn)行電性測(cè)試的示意圖。

圖5A及圖5B為依據(jù)本發(fā)明的較佳實(shí)施例的芯片封裝的測(cè)試裝置及其進(jìn)行電性測(cè)試的示意圖。

圖6A及圖6B為依據(jù)本發(fā)明的較佳實(shí)施例的芯片封裝的測(cè)試裝置及其進(jìn)行電性測(cè)試的示意圖，其中，芯片打線至電路基板上。