[發明專利]芯片封裝的工藝內測試方法及裝置在審
| 申請號： | 202010075165.0 | 申請日： | 2020-01-22 |
| 公開（公告）號： | CN113161251A | 公開（公告）日： | 2021-07-23 |
| 發明（設計）人： | 蔡秋藤 | 申請（專利權）人： | 復格企業股份有限公司 |
| 主分類號： | H01L21/66 | 分類號： | H01L21/66 |
| 代理公司： | 北京匯澤知識產權代理有限公司 11228 | 代理人： | 關宇辰 |
| 地址： | 中國臺灣臺北市*** | 國省代碼： | 臺灣;71 |
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| 摘要： | |||
| 搜索關鍵詞： | 芯片 封裝 工藝 測試 方法 裝置 | ||
1.一種芯片封裝的工藝內測試方法，其特征在于，包括：
將數個芯片接合至一電路基板上，并使該數個芯片與該電路基板相電性連接；
以一塑料來覆蓋該數個芯片及該電路基板，且待該塑料固化后，形成一塑封體；以及
切割該塑封體，以形成數個芯片封裝；
其中，在切割該塑封體之前，進行該數個芯片的電性測試。
2.如權利要求1所述的芯片封裝的工藝內測試方法，其特征在于，當該數個芯片接合至電路基板上后，進行該電性測試。
3.如權利要求2所述的芯片封裝的工藝內測試方法，其特征在于，當該塑封體形成后，再次進行該電性測試。
4.如權利要求3所述的芯片封裝的工藝內測試方法，其特征在于，于進行該電性測試時，對該塑封體加熱加壓。
5.如權利要求2所述的芯片封裝的工藝內測試方法，其特征在于，還包含，將該數個芯片打線連接至該電路基板，然后再次進行該電性測試。
6.如權利要求1所述的芯片封裝的工藝內測試方法，其特征在于，當該塑封體形成后，進行該電性測試。
7.如權利要求6所述的芯片封裝的工藝內測試方法，其特征在于，于進行該電性測試時，對該塑封體加熱加壓。
8.如權利要求1所述的芯片封裝的工藝內測試方法，其特征在于，還包含，將該數個芯片打線連接至該電路基板，然后進行該電性測試。
9.如權利要求8所述的芯片封裝的工藝內測試方法，其特征在于，當該塑封體形成后，再次進行該電性測試。
10.如權利要求9所述的芯片封裝的工藝內測試方法，其特征在于，于進行該電性測試時，對該塑封體加熱加壓。
11.一種芯片封裝的工藝內測試裝置，其特征在于，包括：
一承載座，其承載數個相連接的芯片封裝，數個該芯片封裝包含一體相連的一電路基板及一體相連的一塑封體；以及
一測試結構，承載于該承載座上、或設置于該承載座的上方，其中，該測試結構包含數個探針組，分別接觸數個該芯片封裝。
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H01L 半導體器件；其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置；專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理；集成電路器件或其特殊部件的制造
