[發明專利]一種接觸凹槽形成方法及半導體

有效

• 申請號: 202010072061.4
• 申請日: 2020-01-21
• 公開（公告）號: CN111261636B
• 公開（公告）日: 2021-07-20
• 發明（設計）人: 黃攀;徐偉;周文斌;夏季
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11551
• 分類號: H01L27/11551;H01L27/11578
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 李路遙;張穎玲

本申請實施例公開了一種接觸凹槽形成的方法及半導體，所述方法包括：提供一半成品的半導體，所述半導體包括對應于不同區域的采用第一材料的第一結構、采用第二材料的第二結構，以及至少頂部采用所述第二材料的第三結構；通過同一第一刻蝕過程，利用所述第一材料與所述第二材料的不同刻蝕速率，對所述第一結構、所述第二結構和所述第三結構進行刻蝕，以形成特定深度的凹槽；其中，所述第一材料的刻蝕速率大于所述第二材料的刻蝕速率，使得采用所述第二材料的所述第三結構的頂部作為刻蝕阻擋層。

技術領域

本申請實施例涉及但不限于半導體制造領域，尤其涉及一種接觸凹槽形成方法及半導體。

背景技術

在三維與非(3D NAND)存儲器的制造工藝中，由于三維存儲器中不同區域的接觸點通孔底部材質不同，且實際工藝中對不同接觸點的通孔底部接觸凹槽的刻蝕深度要求也是不同的，因此，對不同接觸點的通孔底部接觸凹槽的刻蝕控制成為了一個難點。在3DNAND工藝中，相關技術采用對不同的接觸點通孔分別進行光刻以及刻蝕，然后一起填充，一步化學機械研磨(Chemical Mechanical Polish，CMP)的方式來降低成本。盡管如此，對不同區域的接觸點通孔分別進行光刻及刻蝕需要的成本仍舊很高。此外，隨著堆疊層數的增加，接觸點通孔的刻蝕時間越來越長，對接觸點通孔分別進行曝光刻蝕也會帶來極大的耗時增加。

發明內容

有鑒于此，本申請實施例為提供一種接觸凹槽形成方法及半導體。

本申請實施例的技術方案是這樣實現的：

一方面，本申請提供了一種接觸凹槽形成的方法，所述方法包括：

提供一半成品的半導體，所述半導體包括對應于不同區域的采用第一材料的第一結構、采用第二材料的第二結構，以及至少頂部采用所述第二材料的第三結構；

通過同一第一刻蝕過程，利用所述第一材料與所述第二材料的不同刻蝕速率，對所述第一結構、所述第二結構和所述第三結構進行刻蝕，以形成特定深度的凹槽；

其中，所述第一材料的刻蝕速率大于所述第二材料的刻蝕速率，使得采用所述第二材料的所述第三結構的頂部作為刻蝕阻擋層。

另一方面，本申請還提供了一種半導體，所述半導體包括：

襯底；

對應于不同區域的第一結構、第二結構和第三結構；其中，所述第一結構采用第一材料，第二結構采用第二材料，第三結構至少頂部采用所述第二材料；所述第一材料的刻蝕速率大于所述第二材料的刻蝕速率，使得采用所述第二材料的所述第三結構的頂部作為刻蝕阻擋層；

在所述第一結構、所述第二結構和所述第三結構上形成的特定深度的凹槽。

本申請實施例中，通過在第三結構的頂部使用第二材料形成一層阻擋層，可以在刻蝕工藝中利用第一材料與第二材料的不同刻蝕速率，在同一刻蝕過程中，達到在第一結構上刻蝕出較深的凹槽以及在第二結構上刻蝕出較淺的凹槽的同時，在第三結構上也刻蝕出較淺的凹槽。這樣，可以將對應半導體不同區域和不同工藝要求的三種凹槽的光刻以及刻蝕分別合并在一起操作，從而降低成本和耗時。

進一步地，由于第一材料的刻蝕速率大于第二材料的刻蝕速率，使得第二材料的刻蝕速率可以相對較慢，從而可以增大刻蝕過程中刻蝕時間、力度等操作因素的工藝窗口，有利于第三結構中接觸層的凹槽刻蝕控制。

此外，當第三結構中的阻擋層材料為導體材料或者電性改良后的半導體材料時，由于在接觸點形成過程的后續工藝中會向接觸凹槽中填充導體材料，因此，接觸凹槽刻蝕完成后，第三結構中阻擋層殘留的導體材料或者電性改良后的半導體材料仍然可以保證第三結構的電性一致性。

附圖說明

圖1A為相關技術中三維存儲器的結構示意圖；

圖1B為符合工藝要求的溝道通孔的結構示意圖；